JPS6336428Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はPCMエンコーダ／デコーダと小型又
はマイクロコンピユータとを相互に接続するイン
タフエース回路に関する。

従来、PCMエンコーダ／デコーダと入出力制
御部を持つていない小型又はマイクロコンピユー
タとの間で行なうデータの授受は、PCMエンコ
ーダ／デコーダからのタイミング信号によりコン
ピユータへ割込をかけ、ワード毎にデータの授受
を行ない、フレーム毎に信号処理を行つていた。

この場合、PCMエンコーダとPCMデコーダを
同時に制御するにはそれぞれフレーム信号とワー
ド信号の割込信号が必要となりコンピユータのプ
ログラムが複雑になるという欠点があつた。更
に、コンピユータと接続している他の周辺機器に
対する制御の優先順位はPCMエンコーダ／デコ
ーダに対する制御に比べ下位にならざるを得ない
という欠点があつた。

本考案の目的は、上記欠点を除去し、入出力制
御部を持たない小型又はマイクロコンピユータで
もプログラムが複雑になることなくPCMエンコ
ーダおよびPCMデコーダと接続でき、またコン
ピユータにおいて、インタフエース回路に対する
制御の優先度を上げる必要のないバツフアメモリ
内蔵のインタフエース回路を提供することにあ
る。

本考案のインタフエース回路の具体的回路例
は、コンピユータとのデータ授受に同期したパル
ス信号をとり込み遅延してレデイ信号を出力する
単マルチ、前記のレデイ信号からアドレスを作り
出すバイナリーカウンタ、PCMエンコーダ／デ
コーダからワード信号をとり込みアドレスを作り
出すバイナリーカウンタ、双方のアドレスをとり
込みそれぞれのバツフアメモリへアドレスおよび
書込信号を切替信号に従い切替えて出力するメモ
リ制御信号切替器、データラインを切替信号に従
い切替るデータ切替器、メモリ制御信号切替器と
データ切替器へ接続しているバツフアメモリ、バ
ツフアメモリの切替を行う切替信号発生器から構
成される。

次に本考案の実施例について第１図および第２
図を示す。

第１図はコンピユータからインタフエース回路
を介しPCMエンコーダへデータ伝送する場合、
インタフエース回路内でのデータの流れのみを説
明するために簡略化したブロツク図であり、第２
図はインタフエース回路全体の構成とその接続の
様子を示す図である。

第１図を参照すると、コンピユータからのデー
タはデータ切替器１を経ていつたんバツフアメモ
リ３へストアされる。一方、PCMエンコーダへ
出力するデータはバツフアメモリ４からデータ切
替器２を経て出力される。インタフエース回路内
部で切替信号が発生するとデータ切替器１はバツ
フアメモリ４と接続し、データ切替器２はバツフ
アメモリ３と接続する。こうして、先にコンピユ
ータからバツフアメモリ３へストアされたデータ
は、データ切替器２を経てPCMエンコーダへ出
力する。一方、PCMエンコーダへデータを出力
していたバツフアメモリ４にはデータ切替器１と
接続することによりコンピユータからのデータが
ストアされる。以上のように切替信号により交互
にバツフアメモリを切替えデータをストアすると
共に、ストアしたデータを出力する。

第２図を参照しながらバツフアメモリを切替え
る動作について説明する。本考案による回路の実
施例はデータ切替器１および２、バツフアメモリ
３および４、切替信号発生器５、メモリ制御信号
切替器６および７、バイナリーカウンタ８および
９、単安定マルチバイブレータ（以下単マルチと
略称する）１０および１１を含む。コンピユータ
からデータ授受に同期した同期信号（Ｒ／Ｗ信
号）をとり込み単マルチ１０で一定時間遅延した
後、レデイ信号としてコンピユータへ送り返す。
バイナリーカウンタ８はレデイ信号から読出し又
は書込用バツフアメモリのアドレスを作りメモリ
制御信号切替器６および７へ出力する。一方、
PCMエンコーダ／デコーダからはフレーム信号
とデータ授受に同期したワード信号がインタフエ
ース回路に入力される。ワード信号は単マルチ１
１で遅延された後、書込信号としてメモリ制御信
号切替器６および７へ出力する。バイナリーカウ
ンタ９はワード信号から読出し又は書込用アドレ
スを作りメモリ制御信号切替器６および７へ出力
する。切替信号発生器５はコンピユータとのデー
タ授受が完了し、更にPCMエンコーダ／デコー
ダからフレーム信号が入力されたときのみ切替信
号を出力する。メモリ制御信号切替器６および７
とデータ切替器１および２は切替信号によりバツ
フアメモリ３および４のアドレスラインとデータ
ラインを切替る。

本考案のインタフエース回路は以上説明したよ
うに、コンピユータ授受用およびPCMエンコー
ダ／デコーダ授受用バツフアメモリを内蔵してい
る。そしてバツフアメモリの切替はコンピユータ
の授受が完了しており、更にPCMエンコーダ／
デコーダのフレーム信号が入力した時のみ行な
う。従つてコンピユータはPCMエンコーダ／デ
コーダのワード信号に関係なく１フレーム間にデ
ータの授受を行なえる効果を有し、PCMエンコ
ーダ／デコーダはコンピユータからのデータ授受
に関係なくバツフアメモリとの間でワード信号に
よりデータ授受を行える効果を有する。

【図面の簡単な説明】

第１図は本考案の一実施例を部分的に示すブロ
ツク図、第２図は本考案の一実施例の構成を示す
ブロツク図である。 １……データ切替器、２……データ切替器、３
……バツフアメモリ、４……バツフアメモリ、５
……切替信号発生器、６……メモリ制御信号切替
器、７……メモリ制御信号切替器、８……バイナ
リーカウンタ、９……バイナリーカウンタ、１０
……単マルチ、１１……単マルチ。

Claims (1)

【実用新案登録請求の範囲】
1. 入出力制御部をもたないコンピユータとPCM
   エンコーダ／デコーダ間でのデータの授受制御を
   行なうインタフエース回路において、データ授受
   に同期した同期信号をとり込み遅延してレデイ信
   号を出力する第１の回路と、前記レデイ信号から
   アドレスを作り出す第２の回路と、前記PCMエ
   ンコーダ／デコーダからワード信号をとり込みア
   ドレスを作り出す第３の回路と、前記第１と第２
   の回路からのアドレスをとり込みそれぞれに対応
   して設けられたバツフアメモリに対してアドレス
   および書込信号を切替信号に従つて出力するメモ
   リ制御信号切替器と、データラインを前記切替信
   号に従つて切替えるデータ切替器と、前記メモリ
   制御信号切替器とデータ切替器へ接続されている
   前記バツフアメモリと、これらバツフアメモリの
   切替を行うための前記切替信号を発生する切替信
   号発生器を有することを特徴としたインタフエー
   ス回路。