JPS6053901B2 - プロセッサ間情報転送方式 - Google Patents
プロセッサ間情報転送方式Info
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- JPS6053901B2 JPS6053901B2 JP55037073A JP3707380A JPS6053901B2 JP S6053901 B2 JPS6053901 B2 JP S6053901B2 JP 55037073 A JP55037073 A JP 55037073A JP 3707380 A JP3707380 A JP 3707380A JP S6053901 B2 JPS6053901 B2 JP S6053901B2
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- JP
- Japan
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- processor
- information
- storage memory
- processors
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は複数のプロセッサと一時記憶メモリを有するシ
ステムに於いてプロセッサ間の情報転送を行なう方式に
関するものである。
ステムに於いてプロセッサ間の情報転送を行なう方式に
関するものである。
従来、複数のプロセッサ間で情報転送を行なう場合は外
部インターフェイス装置を設け、それを介して情報転送
を実施していた。
部インターフェイス装置を設け、それを介して情報転送
を実施していた。
このため、プロセッサ間の情報転送の方法が煩雑となり
、また転送に時間がかかるという欠点があつた。本発明
の目的は外部インターフェイス装置をもちいることなく
処理時間を短縮したプロセッサ間の情報転送方式を提供
することにある。
、また転送に時間がかかるという欠点があつた。本発明
の目的は外部インターフェイス装置をもちいることなく
処理時間を短縮したプロセッサ間の情報転送方式を提供
することにある。
本発明の目的を達成するため、本発明に於いては、プロ
セッサのバス上に接続する２組の一時記憶メモリと、こ
の２組の一時記憶メモリのどちらの一時記憶メモリに対
する制御を実施するかを決定し前記プロセッサに対応す
る判定回路と、第１の一時記憶メモリは対応する１つの
プロセッサからのみ制御可能とするメモリ制御回路と、
第２の一時記憶メモリは複数のプロセッサから制御可能
となるように複数のプロセッサのバスを切替えるゲート
切替回路とを有し、前記第２の一時記憶メモリを介して
複数のプロセッサ間の情報転送を行なうように構成する
ことを特徴としている。
セッサのバス上に接続する２組の一時記憶メモリと、こ
の２組の一時記憶メモリのどちらの一時記憶メモリに対
する制御を実施するかを決定し前記プロセッサに対応す
る判定回路と、第１の一時記憶メモリは対応する１つの
プロセッサからのみ制御可能とするメモリ制御回路と、
第２の一時記憶メモリは複数のプロセッサから制御可能
となるように複数のプロセッサのバスを切替えるゲート
切替回路とを有し、前記第２の一時記憶メモリを介して
複数のプロセッサ間の情報転送を行なうように構成する
ことを特徴としている。
本発明のようにプロセッサ間の情報転送路を複数のプロ
セッサに共通に設け、情報転送を実施しようとする複数
のプロセッサから制御可能とすることにより、プロセッ
サ間の情報転送回路を簡単にすることが可能となる。ま
た、プロセッサから直接制御できる一時記憶メモリを介
して情報転送を実施するため処理速度を上げることがで
き、ひいてはプロセッサの機器数を減らす効果もある。
以下に、図面を参照して本発明を詳細に説明する。図は
情報転送回路を示し、１１、２１はプロセッサで、この
実施例では１１が送信側のプロセッサ、２１が受信側の
プロセッサである。
セッサに共通に設け、情報転送を実施しようとする複数
のプロセッサから制御可能とすることにより、プロセッ
サ間の情報転送回路を簡単にすることが可能となる。ま
た、プロセッサから直接制御できる一時記憶メモリを介
して情報転送を実施するため処理速度を上げることがで
き、ひいてはプロセッサの機器数を減らす効果もある。
以下に、図面を参照して本発明を詳細に説明する。図は
情報転送回路を示し、１１、２１はプロセッサで、この
実施例では１１が送信側のプロセッサ、２１が受信側の
プロセッサである。
１４、２４はそれぞれプロセッサ１１、２１に属するプ
ログラム記憶メモリ、１６はプロセッサ１１に属す門る
一時記憶メモリである。
ログラム記憶メモリ、１６はプロセッサ１１に属す門る
一時記憶メモリである。
３２はプロセッサ１１、２１に共通に設けた一時記憶メ
モリで、プロセッサ１１、２１の両方から書込・続出制
御が可能である。
モリで、プロセッサ１１、２１の両方から書込・続出制
御が可能である。
この一時記憶メモリ３２を介してプロセッサ１１からプ
ロセッサ２１へ情報転送を実施する。まずプロセッサ１
１はプログラム記憶メモリ１４に記憶されているデータ
を判定し、プロセッサ１１からプロセッサ２１に情報転
送を行なうと判断すると、アドレスバス１３上に一時記
憶メモリ３２のアドレス情報を送出し、データバス１２
上に転送すべき情報を送出する。アドレスバス１３を通
して送られてきたアドレス情報はアドレス判定回路１７
に送られ、このアドレス情報が一時記憶メモリ３２のア
ドレスであると判定した場合はゲート回路１８を制御し
、アドレス情報をゲート回路１８、ゲート回路１５を通
して一時記憶メモリ３２に送る。この時アドレス情報は
ゲート切替回路３１にも送出し、受信側のプロセッサ２
１からの一時記憶メモリ３２に対する制御情報ができて
いないことを判定した場合のみゲート回路１５を開く。
また、プロセッサ１１がデータバス１２を通して送られ
てきた転送情報もゲート回路１５を通して一時記憶メモ
リ３２に送られる。この動作により、アドレス情報にて
指定される一時記憶メモリ３２のアドレスに転送情報が
記憶される。またプロセッサ１１に対応する一時記憶メ
モリ１６はプロセッサ１１のみにて必要とする情報を記
憶するメモリである。次にプロセッサ２１が転送情報を
読出す動作について述べる。
ロセッサ２１へ情報転送を実施する。まずプロセッサ１
１はプログラム記憶メモリ１４に記憶されているデータ
を判定し、プロセッサ１１からプロセッサ２１に情報転
送を行なうと判断すると、アドレスバス１３上に一時記
憶メモリ３２のアドレス情報を送出し、データバス１２
上に転送すべき情報を送出する。アドレスバス１３を通
して送られてきたアドレス情報はアドレス判定回路１７
に送られ、このアドレス情報が一時記憶メモリ３２のア
ドレスであると判定した場合はゲート回路１８を制御し
、アドレス情報をゲート回路１８、ゲート回路１５を通
して一時記憶メモリ３２に送る。この時アドレス情報は
ゲート切替回路３１にも送出し、受信側のプロセッサ２
１からの一時記憶メモリ３２に対する制御情報ができて
いないことを判定した場合のみゲート回路１５を開く。
また、プロセッサ１１がデータバス１２を通して送られ
てきた転送情報もゲート回路１５を通して一時記憶メモ
リ３２に送られる。この動作により、アドレス情報にて
指定される一時記憶メモリ３２のアドレスに転送情報が
記憶される。またプロセッサ１１に対応する一時記憶メ
モリ１６はプロセッサ１１のみにて必要とする情報を記
憶するメモリである。次にプロセッサ２１が転送情報を
読出す動作について述べる。
プロセッサ２１はプログラム記憶メモリ２４の情報によ
りプロセッサ１１からの転送情報を読出す必要があると
判定した場合、アドレスバス２３上に一時記憶メモリ３
２のアドレス！情報を送出する。このアドレス情報をゲ
ート切替回路３１に送り、ゲート切替回路３１でプロセ
ッサ１１から一時記憶メモリ３２の制御が実施されてい
ないことを判定すると、ゲート回路２５を開いてアドレ
ス情報を一時記憶メモリ３２に送る。こ一時記憶メモリ
３２はその指定されたアドレスに記憶されている情報を
ゲート回路２５、データバス２２を介してプロセッサ２
１に送出する。プロセッサ２１はその情報をプロセッサ
２１内のレジスタあるいはプロセッサ２１に属する一時
記憶メモリ（図示省略）に記憶する。以上の動作により
プロセッサ１１からプロセッサ２１へー時記憶メモリ３
２を介して情報転送が完〒する。以上の実施例の説明に
施いては、プロセッサ１１に付属している回路とプロセ
ッサ２１に付属している回路を異なるように説明したが
、これはプロセッサ１１からプロセッサ２１に対する一
方向の情報転送を考えた場合について説明したためでａ
あり、もし、プロセッサ１１、プロセッサ２１の双方向
の情報転送を行なう場合は両プロセッサに付属する回路
を同一とすればよいことは明らかである。
りプロセッサ１１からの転送情報を読出す必要があると
判定した場合、アドレスバス２３上に一時記憶メモリ３
２のアドレス！情報を送出する。このアドレス情報をゲ
ート切替回路３１に送り、ゲート切替回路３１でプロセ
ッサ１１から一時記憶メモリ３２の制御が実施されてい
ないことを判定すると、ゲート回路２５を開いてアドレ
ス情報を一時記憶メモリ３２に送る。こ一時記憶メモリ
３２はその指定されたアドレスに記憶されている情報を
ゲート回路２５、データバス２２を介してプロセッサ２
１に送出する。プロセッサ２１はその情報をプロセッサ
２１内のレジスタあるいはプロセッサ２１に属する一時
記憶メモリ（図示省略）に記憶する。以上の動作により
プロセッサ１１からプロセッサ２１へー時記憶メモリ３
２を介して情報転送が完〒する。以上の実施例の説明に
施いては、プロセッサ１１に付属している回路とプロセ
ッサ２１に付属している回路を異なるように説明したが
、これはプロセッサ１１からプロセッサ２１に対する一
方向の情報転送を考えた場合について説明したためでａ
あり、もし、プロセッサ１１、プロセッサ２１の双方向
の情報転送を行なう場合は両プロセッサに付属する回路
を同一とすればよいことは明らかである。
また、プロセッサ２１には一時記憶メモリ１６に相当す
る一時記憶メモリを図示しなかつたが、これはプロセッ
サ１１と同様な回路構成によりプロセッサ２１と接続さ
れているものとしても本発明の主旨はかわらないことも
明らかである。さらに、本発明の実施例では２つのプロ
セッサ間の情報転送について説明したが、３つ以上のプ
ロセッサ間の情報転送にも本発明が適用できることも明
白である。以上説明したように本発明によれば、プロセ
ッサ間の情報転送回路を簡単にすることが可能となる。
る一時記憶メモリを図示しなかつたが、これはプロセッ
サ１１と同様な回路構成によりプロセッサ２１と接続さ
れているものとしても本発明の主旨はかわらないことも
明らかである。さらに、本発明の実施例では２つのプロ
セッサ間の情報転送について説明したが、３つ以上のプ
ロセッサ間の情報転送にも本発明が適用できることも明
白である。以上説明したように本発明によれば、プロセ
ッサ間の情報転送回路を簡単にすることが可能となる。
またプロセッサから直接制御できる一時記憶メモリを介
して情報転送を実施することにより処理速度を上げるこ
とができ、結果的にはプロセッサの機器数を減らすこと
もできる。図面の簡単な説明図は本発明の実施例を示す
情報転送回路図てある。
して情報転送を実施することにより処理速度を上げるこ
とができ、結果的にはプロセッサの機器数を減らすこと
もできる。図面の簡単な説明図は本発明の実施例を示す
情報転送回路図てある。
１１・・・プロセッサ、１２・・・データバス、１３・
・・アドレスバス、１４・・・プログラム記憶メモリ、
１５・・・ゲート回路、１６・・・一時記憶メモリ、１
７・・・アドレス判定回路、１８・・・ゲート回路、２
１・・・プロセッサ、２２・・・データバス、２３・・
・アドレスバス、２４・・・プログラム記憶メモリ、２
５・・・ゲート回路、３１・・・ゲート切替回路、３２
・・・一時記憶メモリ。
・・アドレスバス、１４・・・プログラム記憶メモリ、
１５・・・ゲート回路、１６・・・一時記憶メモリ、１
７・・・アドレス判定回路、１８・・・ゲート回路、２
１・・・プロセッサ、２２・・・データバス、２３・・
・アドレスバス、２４・・・プログラム記憶メモリ、２
５・・・ゲート回路、３１・・・ゲート切替回路、３２
・・・一時記憶メモリ。
Claims (1)
- １ プロセッサのバスに接続する２組の一時記憶メモリ
と、前記プロセッサに対応し、この２組の一時記憶メモ
リのどちらの一時記憶メモリに対する制御を実施するか
を決定する判定回路と、第１の一時記憶メモリは対応す
る１つのプロセッサからのみ制御可能とするメモリ制御
回路と、第２の一時記憶メモリは複数のプロセッサから
制御可能となるように複数のプロセッサのバスを切替え
るゲート切替回路とを有し、前記第２の一時記憶メモリ
を介して複数のプロセッサ間の情報転送を行なうことを
特徴とするプロセッサ間情報転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037073A JPS6053901B2 (ja) | 1980-03-24 | 1980-03-24 | プロセッサ間情報転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037073A JPS6053901B2 (ja) | 1980-03-24 | 1980-03-24 | プロセッサ間情報転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135260A JPS56135260A (en) | 1981-10-22 |
| JPS6053901B2 true JPS6053901B2 (ja) | 1985-11-27 |
Family
ID=12487368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55037073A Expired JPS6053901B2 (ja) | 1980-03-24 | 1980-03-24 | プロセッサ間情報転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053901B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411083Y2 (ja) * | 1987-08-06 | 1992-03-18 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
-
1980
- 1980-03-24 JP JP55037073A patent/JPS6053901B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411083Y2 (ja) * | 1987-08-06 | 1992-03-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56135260A (en) | 1981-10-22 |
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