JPS5856891B2 - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS5856891B2 JPS5856891B2 JP56062149A JP6214981A JPS5856891B2 JP S5856891 B2 JPS5856891 B2 JP S5856891B2 JP 56062149 A JP56062149 A JP 56062149A JP 6214981 A JP6214981 A JP 6214981A JP S5856891 B2 JPS5856891 B2 JP S5856891B2
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- JP
- Japan
- Prior art keywords
- data
- information processing
- transferred
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は情報処理システムに関する。
プロセッサを有し、それぞれのプロセッサにおいて、そ
れぞれ予め定められたデータ処理を行う情報処理システ
ムが複数組設けられ、これら複数組の情報処理システム
間で、データ転送を行う場合、従来第１図に示すような
構成がなされていた。
れぞれ予め定められたデータ処理を行う情報処理システ
ムが複数組設けられ、これら複数組の情報処理システム
間で、データ転送を行う場合、従来第１図に示すような
構成がなされていた。
第１図において、Ｄは下位システム、Ｕは上位システム
、Ｐｏ、Ｐ２はプロセッサ、Ｍ１２Ｍ２はメモリ、■１
．■２は入出力装置、Ｒ１〜ＲＮ、Ｒ′１〜Ｒ′、はレ
ジスタ、０１〜ＧＮ、Ｇ′１〜Ｇ／、はゲート、Ｓｏ、
Ｓ２は双方向性ポート、Ｄｌ、Ｄ２はデータバスライン
である。
、Ｐｏ、Ｐ２はプロセッサ、Ｍ１２Ｍ２はメモリ、■１
．■２は入出力装置、Ｒ１〜ＲＮ、Ｒ′１〜Ｒ′、はレ
ジスタ、０１〜ＧＮ、Ｇ′１〜Ｇ／、はゲート、Ｓｏ、
Ｓ２は双方向性ポート、Ｄｌ、Ｄ２はデータバスライン
である。
上位および下位システムＵ、Ｄでは入出力装置■１．■
２から人力されたデータをプログラム又はオペレータの
指示に従って処理されていくが、これらデータを上位シ
ステムＵと下位システム９間で転送する必要が生じたと
きは次のようにしてデータ転送が行われる。
２から人力されたデータをプログラム又はオペレータの
指示に従って処理されていくが、これらデータを上位シ
ステムＵと下位システム９間で転送する必要が生じたと
きは次のようにしてデータ転送が行われる。
例えば、上位システムＵから下位システムＤヘデータの
転送を行う場合、転送すべきデータの種類に応じて設け
られているレジスタＲ′１〜Ｒ′、のうちからデータの
種類に対応したレジスタＲ’１（ｉｌ −Ｎ ）に転送
すべきデータが入力される。
転送を行う場合、転送すべきデータの種類に応じて設け
られているレジスタＲ′１〜Ｒ′、のうちからデータの
種類に対応したレジスタＲ’１（ｉｌ −Ｎ ）に転送
すべきデータが入力される。
このデータはデータ転送状態に設定されている双方向ポ
ートＳ１を経て、下位システムＤのデータ受入状態にあ
る双方向ポートＳ２に入力される。
ートＳ１を経て、下位システムＤのデータ受入状態にあ
る双方向ポートＳ２に入力される。
この後双方向ポートＳ２から転送されるデータの種類に
応じて設けられているゲートＧｉ（ｉ＝１〜Ｎ）に入力
される。
応じて設けられているゲートＧｉ（ｉ＝１〜Ｎ）に入力
される。
このゲ゛−）Ｇｉに入力されたデータは、ＤＭＡ（Ｄｉ
ｅｃｔ Ｍｅｍｃｒｙ Ａｃｃｅｓｓ）方式、プログラ
ム割込処理方式等によって下位システムＤのメモリＭ２
へ転送される。
ｅｃｔ Ｍｅｍｃｒｙ Ａｃｃｅｓｓ）方式、プログラ
ム割込処理方式等によって下位システムＤのメモリＭ２
へ転送される。
また、下位システムＤから上位システムＵヘデータ転送
が行われる場合も同様の操作によって行われる。
が行われる場合も同様の操作によって行われる。
転送するデータの種類に対応して設けられたレジスタＲ
ｊ（ｊ＝１〜Ｎ）から上位システムＵの、転送されるデ
ータの種類に対応して設けられたゲートの中の転送デー
タの種類に応じたゲートＧｊ（ｊ＝ｌ＝Ｎ）へ転送され
る。
ｊ（ｊ＝１〜Ｎ）から上位システムＵの、転送されるデ
ータの種類に対応して設けられたゲートの中の転送デー
タの種類に応じたゲートＧｊ（ｊ＝ｌ＝Ｎ）へ転送され
る。
しかしこのような情報処理システム間のデータ転送では
データ転送数、転送データの種類の増大によりレジスタ
、ゲート数が増加し構成大がかりとなるほか、システム
設計時にすでに前述のレジスタ、ゲートの構成が定まり
、その後転送データの種類を変更するという要求に対応
することは困難となる欠点があった。
データ転送数、転送データの種類の増大によりレジスタ
、ゲート数が増加し構成大がかりとなるほか、システム
設計時にすでに前述のレジスタ、ゲートの構成が定まり
、その後転送データの種類を変更するという要求に対応
することは困難となる欠点があった。
本発明はかかる点に鑑みなされたもので、転送データの
種類の如何に関せず、装置構成を変更することなく、デ
ータ転送が可能な情報処理システムを提供することを目
的とする。
種類の如何に関せず、装置構成を変更することなく、デ
ータ転送が可能な情報処理システムを提供することを目
的とする。
以下図面を参照しながら本発明の好ましい実施例につい
て詳細に説明する。
て詳細に説明する。
第２図は、本発明の一実施例構成図を示し、第１図と同
等部分には同一符号を付した。
等部分には同一符号を付した。
第２図において、Ａ１は上位システムＵのアドレス指定
レジスタ、Ａ２は下位システムＤのメモリＭ２の所定の
アドレス書込又は読出を行う回路、Ｌｌ、Ｌ２は転送デ
ータ用レジスタ、Ｇ１．Ｇ２はゲート、Ｃ１は制御レジ
スタ、Ｃ２は制御回路である。
レジスタ、Ａ２は下位システムＤのメモリＭ２の所定の
アドレス書込又は読出を行う回路、Ｌｌ、Ｌ２は転送デ
ータ用レジスタ、Ｇ１．Ｇ２はゲート、Ｃ１は制御レジ
スタ、Ｃ２は制御回路である。
上位システムＵから下位システムＤヘデータ転送は次の
ようにして行う。
ようにして行う。
まず、プロセッサＰ１の指令によりアドレス指定レジス
タＡ１へ、データの転送先のメモリアドレスを入力し、
次に転送すべきデータをレジスタＬ、に入力し、制御レ
ジスタＣ１に書込み指令を設定すると、双方向性ポート
Ｓ１からレジスタＬ１に入力されているデータがアドレ
ス指定レジスタＡ１で指定されている（下位システムＤ
の）メモリＭ２のアドレス領域へ書込／読出回路Ａ２に
より書込まれる。
タＡ１へ、データの転送先のメモリアドレスを入力し、
次に転送すべきデータをレジスタＬ、に入力し、制御レ
ジスタＣ１に書込み指令を設定すると、双方向性ポート
Ｓ１からレジスタＬ１に入力されているデータがアドレ
ス指定レジスタＡ１で指定されている（下位システムＤ
の）メモリＭ２のアドレス領域へ書込／読出回路Ａ２に
より書込まれる。
つ−まり、上位システムＵの双方向ポートＳ１から下位
システムＤの双方向ポートＳ２、ゲートＧ２を経て、メ
モリ書込／読出回路Ａ２により、メモリの前記領域へ書
込まれるが、この書込みはＤＭＡ方式又は割込み処理プ
ログラムに従って行われる。
システムＤの双方向ポートＳ２、ゲートＧ２を経て、メ
モリ書込／読出回路Ａ２により、メモリの前記領域へ書
込まれるが、この書込みはＤＭＡ方式又は割込み処理プ
ログラムに従って行われる。
この後制御レジスタＣ１の書込み命令を解除する。
なお、データ転送の完了は、制御レジスタＣ１に対する
書込み命令解除により知る。
書込み命令解除により知る。
制御回路Ｃ２から制御レジスタＣ１ヘフラグ解除指令が
送出される。
送出される。
また下位システムＤから上位システムＵヘデータ転送を
行う場合も同様にして行われる。
行う場合も同様にして行われる。
つまり、アドレス指定レジスタＡ、にメモリＭ２のアド
レスが設定され、制御レジスタＣ１から制御回路Ｃ２へ
読出命令が伝えられると、制御回路Ｃ２の制御を受は書
込／読出回路Ａ２はアドレス指定レジスタＡ１で指定さ
れているメモリＭ２のアドレス領域にあるデータをレジ
スタＬ２へ入力する。
レスが設定され、制御レジスタＣ１から制御回路Ｃ２へ
読出命令が伝えられると、制御回路Ｃ２の制御を受は書
込／読出回路Ａ２はアドレス指定レジスタＡ１で指定さ
れているメモリＭ２のアドレス領域にあるデータをレジ
スタＬ２へ入力する。
この後、このデータは双方向ポートＳ２．Ｓｌを経てゲ
ートＧ１へ入力され、更にデータバスラインＤ１を経由
してメモリＭ、に転送される。
ートＧ１へ入力され、更にデータバスラインＤ１を経由
してメモリＭ、に転送される。
このように、転送されるデータの転送先のメモリアドレ
スを指定する手段を設けているため、転送されるデータ
の種類の決定をシステム構築前に行う必要がなく、また
データ転送はＤＭＡ方式、割込み処理プログラムで行う
ため、下位（上位）システムＤ（ＴＪ）側のプログラム
デパック時、下位（上位）システム（Ｏへのデータ転送
に無関係に行うことができる利点がある。
スを指定する手段を設けているため、転送されるデータ
の種類の決定をシステム構築前に行う必要がなく、また
データ転送はＤＭＡ方式、割込み処理プログラムで行う
ため、下位（上位）システムＤ（ＴＪ）側のプログラム
デパック時、下位（上位）システム（Ｏへのデータ転送
に無関係に行うことができる利点がある。
第１図は従来の情報処理システラ構成図、第２図は本発
明の一実施例構成図である。 Ｕ：上位システム、Ｄ：下位システム、Ｐｌ。 Ｐ２：プロセッサ、Ｍ１９Ｍ２：メモリ、Ｌｌ、Ｌ２：
レジスタ、Ｇ１．Ｇ２：ゲート、Ａ１ニアドレス指定レ
ジスタ、Ａ２：書込／読出回路、Ｃ１：制御レジスタ、
Ｃ２：制御回路。
明の一実施例構成図である。 Ｕ：上位システム、Ｄ：下位システム、Ｐｌ。 Ｐ２：プロセッサ、Ｍ１９Ｍ２：メモリ、Ｌｌ、Ｌ２：
レジスタ、Ｇ１．Ｇ２：ゲート、Ａ１ニアドレス指定レ
ジスタ、Ａ２：書込／読出回路、Ｃ１：制御レジスタ、
Ｃ２：制御回路。
Claims (1)
- １ プログラムに従って、データ処理を行うプロセッサ
と、前記データを格納するメモリとを有する上位および
下位情報処理システムが設けられ、該情報処理システム
相互のデータ転送は、前記情報処理システムの各々に設
けられたデータ転送用レジスタ、データ受納ゲートおよ
び双方向性ポートを介して行うようにした情報処理シス
テムにおいて、前記転送されるデータが書込まれるべき
、又は読出されるべき前記メモリアドレスを指定する手
段と、前記転送されるデータが格納されているメモリへ
の書込み命令又は読出し命令を設定する手段とを前記上
位システムに設けるとともに、前記上位システムの前記
書込み又は読出し命令設定手段からの命令を受ける制御
手段と、該制御手段の制御を受けて、前記上記システム
の前記アドレス指定手段から指定された前記下位システ
ムのメモリのアドレス領域への転送データの書込み又は
読出しを行う手段とを設けたことを特徴とする情報処理
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062149A JPS5856891B2 (ja) | 1981-04-24 | 1981-04-24 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062149A JPS5856891B2 (ja) | 1981-04-24 | 1981-04-24 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176471A JPS57176471A (en) | 1982-10-29 |
| JPS5856891B2 true JPS5856891B2 (ja) | 1983-12-17 |
Family
ID=13191750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062149A Expired JPS5856891B2 (ja) | 1981-04-24 | 1981-04-24 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856891B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229357A (ja) * | 1988-03-09 | 1989-09-13 | Fanuc Ltd | 複数プロセッサ間のデータ授受方法 |
| JPH01243146A (ja) * | 1988-03-24 | 1989-09-27 | Hitachi Ltd | 共用メモリアクセス方式 |
-
1981
- 1981-04-24 JP JP56062149A patent/JPS5856891B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176471A (en) | 1982-10-29 |
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