JPS62272352A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS62272352A JPS62272352A JP61116552A JP11655286A JPS62272352A JP S62272352 A JPS62272352 A JP S62272352A JP 61116552 A JP61116552 A JP 61116552A JP 11655286 A JP11655286 A JP 11655286A JP S62272352 A JPS62272352 A JP S62272352A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- memory
- processors
- read
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は、複数プロセサからの共有メモリアクセを実現
するメモリ制御回路に関する。
するメモリ制御回路に関する。
従来の技術
従来この種の装置は、第４図に示すように複数プロセサ
によって各処理を並行処理するためのプロセサ１．２．
３．４と、各プロセサ１．２．３．４が各処理を行なう
際に共通に使用可能な共有メモリ５と、各プロセサ１．
２．３．４のうちどのプロセサが共通バス７を使用する
ことができるかを、バス使用要求及びバス使用許可を表
わしているバス制御信号ａｌ、 ａ２． ａ３． ａ４
に基づいて決定するバス調停回路６とを有し、各プロセ
サ１．２．３．４が共通バス７を介して共有メモリ５を
アクセスすることによって各処理の並行処理が行なわれ
ていた。
によって各処理を並行処理するためのプロセサ１．２．
３．４と、各プロセサ１．２．３．４が各処理を行なう
際に共通に使用可能な共有メモリ５と、各プロセサ１．
２．３．４のうちどのプロセサが共通バス７を使用する
ことができるかを、バス使用要求及びバス使用許可を表
わしているバス制御信号ａｌ、 ａ２． ａ３． ａ４
に基づいて決定するバス調停回路６とを有し、各プロセ
サ１．２．３．４が共通バス７を介して共有メモリ５を
アクセスすることによって各処理の並行処理が行なわれ
ていた。
この例では複数プロセサの数が４の場合を示している。
発明が解決しようとする問題点
しかし、かかる構成によれば、複数プロセサによって各
処理を並行処理するために各プロセサが共有メモリのア
クセスを頻繁に行なうと、バスアクセスの競合が起シ、
バス調停の時間と他プロセサによる共有メモリアクセス
処理待ち時間によって、各プロセサの共有メモリアクセ
スに時間がかかり、各プロセサの処理速度が低下すると
いう問題があった。
処理を並行処理するために各プロセサが共有メモリのア
クセスを頻繁に行なうと、バスアクセスの競合が起シ、
バス調停の時間と他プロセサによる共有メモリアクセス
処理待ち時間によって、各プロセサの共有メモリアクセ
スに時間がかかり、各プロセサの処理速度が低下すると
いう問題があった。
上述問題は以下の理由で生ずる。すなわち、複数プロセ
サによって各処理を並行処理するために各プロセサが共
有メモリアクセス処理を行なう際各プロセサが共通バス
を介して共有メモリの読み出し及び書き込みを行なうと
いう構成をとっているからである。
サによって各処理を並行処理するために各プロセサが共
有メモリアクセス処理を行なう際各プロセサが共通バス
を介して共有メモリの読み出し及び書き込みを行なうと
いう構成をとっているからである。
本発明は、上述の問題点に鑑みて為されたもので、複数
プロセサによって並行処理を実現するために各プロセサ
が共有メモリを頻繁にアクセスを行なっても、バスの競
合が生ずることなく、各プロセサからの共有メモリのア
クセスが高速に実現でき、各プロセサの処理速度を向上
させることができるメモリ制御回路を提供することを目
的とする。
プロセサによって並行処理を実現するために各プロセサ
が共有メモリを頻繁にアクセスを行なっても、バスの競
合が生ずることなく、各プロセサからの共有メモリのア
クセスが高速に実現でき、各プロセサの処理速度を向上
させることができるメモリ制御回路を提供することを目
的とする。
問題点を解決するための手段
本発明は上述問題点を解決するため複数のプロセッサと
、複数のポートを有し前記複数のプロセッサに対応して
設けられたメモリバンクとを具備し、このメモリバンク
は対応する前記プロセッサから同時に書込可能、且つ、
前記複数のプロセッサに各々独立に読出可能である複数
のメモリ領域を有するという構成を備えたものである。
、複数のポートを有し前記複数のプロセッサに対応して
設けられたメモリバンクとを具備し、このメモリバンク
は対応する前記プロセッサから同時に書込可能、且つ、
前記複数のプロセッサに各々独立に読出可能である複数
のメモリ領域を有するという構成を備えたものである。
作 用
本発明は上述の構成により、複数プロセッサによって並
行処理を行なうために各プロセサが共有メモリを独立に
アクセスを行なう際、バスの競合に伴うバス調停時間及
びプロセサによる共有メモリアクセス処理待ち時間が発
生せず、各プロセサからの共有メモリのアクセスが高速
に行なわれるため、各プロセサの処理速度を向上させる
ことが可能となる。
行処理を行なうために各プロセサが共有メモリを独立に
アクセスを行なう際、バスの競合に伴うバス調停時間及
びプロセサによる共有メモリアクセス処理待ち時間が発
生せず、各プロセサからの共有メモリのアクセスが高速
に行なわれるため、各プロセサの処理速度を向上させる
ことが可能となる。
実施例
第１＠は本発明の一実施例によるメモリ制御回路の概略
構成を示すものであって、７．８．９．１０は複数プロ
セサによって各処理を並行処理するための各プロセサ、
２７．２８．２９．３０は各プロセサ７、８．９．１０
が共有メモリを独立にアクセスするためのプロセサバス
、１１．１２．１３．１４は各プロセサバス ２７．２
８．２９．３０のデータをそれぞれり一ドバス２３．２
４．２５．２６とライトバス１９．２０．２１゜２２に
分割するコントローラ、１５．１６．１７．１８は共有
メモリを分割したメモリバンクである。本実施例はプロ
セサの数が４の場合を示しており、この場合メモリバン
クの数は４となり、メモリバンク１５．１６．１７．１
８の総容量は各プロセサ７．８゜９．１０が共有メモリ
として独立にアクセス可能な容量の４倍となり、各メモ
リバンクの容量はメモリバンク１５．１６．１７．１８
の総容量の制限内で任意に設定することが可能である。
構成を示すものであって、７．８．９．１０は複数プロ
セサによって各処理を並行処理するための各プロセサ、
２７．２８．２９．３０は各プロセサ７、８．９．１０
が共有メモリを独立にアクセスするためのプロセサバス
、１１．１２．１３．１４は各プロセサバス ２７．２
８．２９．３０のデータをそれぞれり一ドバス２３．２
４．２５．２６とライトバス１９．２０．２１゜２２に
分割するコントローラ、１５．１６．１７．１８は共有
メモリを分割したメモリバンクである。本実施例はプロ
セサの数が４の場合を示しており、この場合メモリバン
クの数は４となり、メモリバンク１５．１６．１７．１
８の総容量は各プロセサ７．８゜９．１０が共有メモリ
として独立にアクセス可能な容量の４倍となり、各メモ
リバンクの容量はメモリバンク１５．１６．１７．１８
の総容量の制限内で任意に設定することが可能である。
また、第１図において、各プロセサ７、８．９．１０か
ら各ドライバ１１、１２．１３．１４及び各メモリバン
ク１５．１６．１７゜１８への書き込み要求信号及び読
み出し要求信号は省略しである。
ら各ドライバ１１、１２．１３．１４及び各メモリバン
ク１５．１６．１７゜１８への書き込み要求信号及び読
み出し要求信号は省略しである。
以上のように構成されたメモリ制御回路について、以下
その動作を説明する。各メモリバンク１５゜１６、１７
．１８はそれぞれ、この場合は４つのメモリブロックに
分割されており、１つのメモリバンク内の各メモリブロ
ックにおいて、書き込み処理については１つのプロセサ
の書き込み要求信号に基づいてライトバスのデータを同
時に各メモリブロックへ書き込み、読み出し処理につい
ては、例えばメモリバンク１５内の各メモリブロックか
らの読み出しデータｂｌ、 ｂ２． ｂ３． ｂ４がリ
ードバス２３゜２４、２５．２６へそれぞれ独立にプロ
セサ？、 ８．９゜１０の読み出し要求信号に基づいて
出力される。
その動作を説明する。各メモリバンク１５゜１６、１７
．１８はそれぞれ、この場合は４つのメモリブロックに
分割されており、１つのメモリバンク内の各メモリブロ
ックにおいて、書き込み処理については１つのプロセサ
の書き込み要求信号に基づいてライトバスのデータを同
時に各メモリブロックへ書き込み、読み出し処理につい
ては、例えばメモリバンク１５内の各メモリブロックか
らの読み出しデータｂｌ、 ｂ２． ｂ３． ｂ４がリ
ードバス２３゜２４、２５．２６へそれぞれ独立にプロ
セサ？、 ８．９゜１０の読み出し要求信号に基づいて
出力される。
各プロセサ７．８．９．１０が各処理を並行処理してい
る際に、共有メモリへの書き込みが必要となった場合、
各プロセサ７、８．９．１０はそれぞれ各プロセサバス
２７．２８．２９．３０に書き込みデータを出力すると
共に、各ドライバ１１．１２．１３．１４及び各メモリ
バンク１５．１６．１７．１８へ書き込み要求信号を出
力する。この書き込み要求信号によって各ドライバ１１
．１２．１３．１４はそれぞれ各ライトバス１９．２０
．２１．２２．へ書き込みデータを出力し、それぞれ各
メモリバンク１５．１６．１７．１８へ書き込みデータ
が転送され書き込み処理が行なわれる。次に、各プロセ
サ７、８．９．１０がそれぞれ独立に共有メモリの読み
出しを必要とした場合、各プロセサ？、 ８．９．１０
はそれぞれ各ドライバ１１゜１２、１３．１４及び各メ
モリバンク１５．１６．１７．１８へ読み出し要求信号
を出力する。このとき、各メモリバンク１５．１６．１
７．１８は、例えばグロセサ７からの書き込み要求に対
しては読み出しデータｂｌ、 Ｃ１，ａｌ、 ｅｌのう
ち１つをリードハス２３へ出力し、コントローラ１１が
リードバス２３の読み出しデータをプロセサバス２７へ
出力し、プロセサ７がこの読み出しデータを取り込むこ
とによって読み出し処理が行なわれる。プロセサ８．９
．１０についても同様の処理がそれぞれ独立に行なわれ
る。
る際に、共有メモリへの書き込みが必要となった場合、
各プロセサ７、８．９．１０はそれぞれ各プロセサバス
２７．２８．２９．３０に書き込みデータを出力すると
共に、各ドライバ１１．１２．１３．１４及び各メモリ
バンク１５．１６．１７．１８へ書き込み要求信号を出
力する。この書き込み要求信号によって各ドライバ１１
．１２．１３．１４はそれぞれ各ライトバス１９．２０
．２１．２２．へ書き込みデータを出力し、それぞれ各
メモリバンク１５．１６．１７．１８へ書き込みデータ
が転送され書き込み処理が行なわれる。次に、各プロセ
サ７、８．９．１０がそれぞれ独立に共有メモリの読み
出しを必要とした場合、各プロセサ？、 ８．９．１０
はそれぞれ各ドライバ１１゜１２、１３．１４及び各メ
モリバンク１５．１６．１７．１８へ読み出し要求信号
を出力する。このとき、各メモリバンク１５．１６．１
７．１８は、例えばグロセサ７からの書き込み要求に対
しては読み出しデータｂｌ、 Ｃ１，ａｌ、 ｅｌのう
ち１つをリードハス２３へ出力し、コントローラ１１が
リードバス２３の読み出しデータをプロセサバス２７へ
出力し、プロセサ７がこの読み出しデータを取り込むこ
とによって読み出し処理が行なわれる。プロセサ８．９
．１０についても同様の処理がそれぞれ独立に行なわれ
る。
コントローラ１１の概略構成を第２図に示す。この構成
によって、書き込み処理の場合はプロセサバス２７に出
力されたプロセサ７からの書き込みデータを、プロセサ
７からの書き込み要求信号ｇによってドライバ３２を駆
動することにより、ライトバス１９へ出力する。また、
読み出し処理の場合はプロセサ７からの読み出し要求信
号ｆによってドライバ３１を駆動し、リードバス２３に
出力されている読み出しデータをプロセサバス２７へ出
力する。
によって、書き込み処理の場合はプロセサバス２７に出
力されたプロセサ７からの書き込みデータを、プロセサ
７からの書き込み要求信号ｇによってドライバ３２を駆
動することにより、ライトバス１９へ出力する。また、
読み出し処理の場合はプロセサ７からの読み出し要求信
号ｆによってドライバ３１を駆動し、リードバス２３に
出力されている読み出しデータをプロセサバス２７へ出
力する。
コントローラ１２．１３．１４の構成もコントローラ１
１と同様の構成となる。
１と同様の構成となる。
メモリバンク１５の概略構成を第３図に示す。
この図に示すとおり、メモリバンク１５は４つのメモリ
ブロック３３．３４．３５．３６に分割されており、各
メモリブロック３３．３４．３５．３６はそれぞれ書き
込み処理と読み出し処理を独立に実行可能なように２ボ
ートメモリによって構成される。書き込み処理の場合は
、プロセサ７から出力された書き込み要求信号ｌによっ
てドライバ３７が駆動され、コントローラ１１からライ
トバス１９へ出力された書、き込みデータが各メモリブ
ロック３３．３４．３５゜３６に同時に書き込まれる。
ブロック３３．３４．３５．３６に分割されており、各
メモリブロック３３．３４．３５．３６はそれぞれ書き
込み処理と読み出し処理を独立に実行可能なように２ボ
ートメモリによって構成される。書き込み処理の場合は
、プロセサ７から出力された書き込み要求信号ｌによっ
てドライバ３７が駆動され、コントローラ１１からライ
トバス１９へ出力された書、き込みデータが各メモリブ
ロック３３．３４．３５゜３６に同時に書き込まれる。
読み出し処理の場合は、各プロセサ７、８．９．１０か
らそれぞれ独立に出力された各読み出し要求信号Ｊｉ、
Ｊ＋ｋによって各ドライバ３８．３９．４０．４１が駆
動され、各メモリブロック３３．３４．３５．３６から
のデータが各読み出しデータｂ１． ｂ２． ｂ３．
ｂ４としてそれぞれ各リードバス２３．２４．２５．２
６へ出力される。
らそれぞれ独立に出力された各読み出し要求信号Ｊｉ、
Ｊ＋ｋによって各ドライバ３８．３９．４０．４１が駆
動され、各メモリブロック３３．３４．３５．３６から
のデータが各読み出しデータｂ１． ｂ２． ｂ３．
ｂ４としてそれぞれ各リードバス２３．２４．２５．２
６へ出力される。
メモリバンク１６．１７．１８の構成もメモリバンク１
５と同様の構成となる。
５と同様の構成となる。
発明の効果 ゛
以上の説明から明らかなように、本発明は、複数のプロ
セッサと、複数のポートを有し前記複数のプロセッサに
対応して設けられたメモリバンクとを具備し、このメモ
リバンクは対応する前記プロセッサから同時に書込可能
、且つ、前記複数のプロセッサに各々独立に読出可能で
ある複数のメモリ領域を有するものであり、複数プロセ
サによって並行処理を行なうために各プロセサが共有メ
モリを独立にアクセスを行なう際、バスの競合に伴うバ
ス調停時間及び他プロセサによる共有メモリアクセス処
理待ち時間が発生せず、各プロセサからの共有メモリの
アクセスが高速に行なわれるため、各プロセサの処理速
度を向上させるという効果を有するものである。
セッサと、複数のポートを有し前記複数のプロセッサに
対応して設けられたメモリバンクとを具備し、このメモ
リバンクは対応する前記プロセッサから同時に書込可能
、且つ、前記複数のプロセッサに各々独立に読出可能で
ある複数のメモリ領域を有するものであり、複数プロセ
サによって並行処理を行なうために各プロセサが共有メ
モリを独立にアクセスを行なう際、バスの競合に伴うバ
ス調停時間及び他プロセサによる共有メモリアクセス処
理待ち時間が発生せず、各プロセサからの共有メモリの
アクセスが高速に行なわれるため、各プロセサの処理速
度を向上させるという効果を有するものである。
第１図は本発明の一実施例を示すメモリ制御回路の概略
構成を示すブロック図、第２図、第３図は同要部概略構
成を示すブロック図、第４図は従来のメモリ制御回路の
概略構成を示すブロック図である。 ７、８．９．１０・・・プロセサ、１１．１２．１３．
１４・・・コントローラ、１５．１６．１７．１８・・
・メモリバンク、 １９．２０．２１゜２２：・・ライ
トバス、２３．２４．２５．２６・・・リードバス、２
７、２８．２９．３０・・・プロセサバス。 代理人の氏名 弁理士 中 尾 敏 男 はか１名＼
９〜 区 ０％ｍ 濠
構成を示すブロック図、第２図、第３図は同要部概略構
成を示すブロック図、第４図は従来のメモリ制御回路の
概略構成を示すブロック図である。 ７、８．９．１０・・・プロセサ、１１．１２．１３．
１４・・・コントローラ、１５．１６．１７．１８・・
・メモリバンク、 １９．２０．２１゜２２：・・ライ
トバス、２３．２４．２５．２６・・・リードバス、２
７、２８．２９．３０・・・プロセサバス。 代理人の氏名 弁理士 中 尾 敏 男 はか１名＼
９〜 区 ０％ｍ 濠
Claims (1)
- 複数のプロセッサと、複数のポートを有し前記複数のプ
ロセッサに対応して設けられたメモリバンクとを具備し
、このメモリバンクは対応する前記プロセッサから同時
に書込可能、且つ、前記複数のプロセッサに各々独立に
読出可能である複数のメモリ領域を有して成ることを特
徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116552A JPS62272352A (ja) | 1986-05-21 | 1986-05-21 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116552A JPS62272352A (ja) | 1986-05-21 | 1986-05-21 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272352A true JPS62272352A (ja) | 1987-11-26 |
Family
ID=14689938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116552A Pending JPS62272352A (ja) | 1986-05-21 | 1986-05-21 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100946A (ja) * | 1991-06-27 | 1993-04-23 | Nec Corp | 半導体記憶装置 |
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
-
1986
- 1986-05-21 JP JP61116552A patent/JPS62272352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100946A (ja) * | 1991-06-27 | 1993-04-23 | Nec Corp | 半導体記憶装置 |
| EP0913828A2 (en) * | 1997-10-28 | 1999-05-06 | MMC Networks, Inc. | Memory system and method of accessing the same |
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