JPS5999555A - エラ−処理装置 - Google Patents
エラ−処理装置Info
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- JPS5999555A JPS5999555A JP57208773A JP20877382A JPS5999555A JP S5999555 A JPS5999555 A JP S5999555A JP 57208773 A JP57208773 A JP 57208773A JP 20877382 A JP20877382 A JP 20877382A JP S5999555 A JPS5999555 A JP S5999555A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は複数の要求元からのデータ転送要求を多重に
処理する場合のエラー処理装置に関するものである。
処理する場合のエラー処理装置に関するものである。
２・１図は従来の装置を示すブロック図で、図において
（１）は中央処理装置（以下ＣＰＵと略記する〕、（２
１はチャネル制御装置（以下ＣＨＣと略記する）、（３
１は主記憶装置ヶ（以下ＭＭＵと略記する。）、＋４１
はＣＰＵ ＋１１内に設けられるチャネルインバッファ
（ｃｈａｎｎｅｌ−ｉｎ−ｂｕｆｆｅｒ ） １５１は
チャネルインバッファ制御Ｈ１ｔ、ｔ６）＆′ｉチャネ
ルインバッファ・リクエストビット、（７）はチャネル
インバッファ書込みアドレス・エラーフラグ、（８）は
パリティ・チェッカ、（９）ハチャネルインバツファ・
アレイ、ｎｏｔはＭＭＵ（３１へのアクセスの優先順を
制御するプライオリティ制御部、ｕＤはＭ Ｍ Ｕ ＋
３１へのアクセスのタイミングを制御するソースシンク
（ｓｏｕｒｃｅ−ｓｉｎｋ）でおる。
（１）は中央処理装置（以下ＣＰＵと略記する〕、（２
１はチャネル制御装置（以下ＣＨＣと略記する）、（３
１は主記憶装置ヶ（以下ＭＭＵと略記する。）、＋４１
はＣＰＵ ＋１１内に設けられるチャネルインバッファ
（ｃｈａｎｎｅｌ−ｉｎ−ｂｕｆｆｅｒ ） １５１は
チャネルインバッファ制御Ｈ１ｔ、ｔ６）＆′ｉチャネ
ルインバッファ・リクエストビット、（７）はチャネル
インバッファ書込みアドレス・エラーフラグ、（８）は
パリティ・チェッカ、（９）ハチャネルインバツファ・
アレイ、ｎｏｔはＭＭＵ（３１へのアクセスの優先順を
制御するプライオリティ制御部、ｕＤはＭ Ｍ Ｕ ＋
３１へのアクセスのタイミングを制御するソースシンク
（ｓｏｕｒｃｅ−ｓｉｎｋ）でおる。
また（２０）、（２１）、 （５０）、（５１）、（５
２）、（９１，１，（１０１）はそれぞれの信号を表す
。
２）、（９１，１，（１０１）はそれぞれの信号を表す
。
複数のＣＦＩＣ＋２１が単一のＣＰＵ ｔｌｌに接続さ
れて単一のＭＭＵ ＋３１との間にデータ転送を行うも
のであるが、１Ｆ１６Ｋｈ１つのＣ’）ＩＣ１２＋だけ
を図示しである。
れて単一のＭＭＵ ＋３１との間にデータ転送を行うも
のであるが、１Ｆ１６Ｋｈ１つのＣ’）ＩＣ１２＋だけ
を図示しである。
ＣＨＣ＋２１がＭＭＵｆ３１との間のデータ転送要求（
以下ＣＨＣリクエストという、第１図（２ｏ））を出す
と、チャネルインバッファ制御部（５）のチャネルイン
バッファ・リクエストビット（６）のＣＨＣ１２１に対
応するビットの論理が「１」にセットされ、データ転送
に必要な情報、すなわちメモリアドレス、ストアデータ
等は信号（２υとなってチャネルインバッファ・アレイ
（９ｉ内のチャネルレインバッファ市ＩＩ ｌｌｉ音６
（５１から指駕されるアドレス位置へ■込丑れる。この
」場合、チャネルインバッファ・アレイへの喪込ミアド
レスを指尾するアドレス信号はパリティ・チェッカ）８
）によって検査される。パリティエラーが検出されなけ
れば正常な場合の動作となる。
以下ＣＨＣリクエストという、第１図（２ｏ））を出す
と、チャネルインバッファ制御部（５）のチャネルイン
バッファ・リクエストビット（６）のＣＨＣ１２１に対
応するビットの論理が「１」にセットされ、データ転送
に必要な情報、すなわちメモリアドレス、ストアデータ
等は信号（２υとなってチャネルインバッファ・アレイ
（９ｉ内のチャネルレインバッファ市ＩＩ ｌｌｉ音６
（５１から指駕されるアドレス位置へ■込丑れる。この
」場合、チャネルインバッファ・アレイへの喪込ミアド
レスを指尾するアドレス信号はパリティ・チェッカ）８
）によって検査される。パリティエラーが検出されなけ
れば正常な場合の動作となる。
チャネルインバッファΦリクエストビット（６）が新し
くセットされると、チャネルインバッファ・リクエスト
１５号（５りがプライオリティ？１ｉｌｌ ｒＡＩ都Ｉ
ＪＯ＋に送出される。プライオリティ制御部叫がそのチ
ャネルインバッファ・リクエストを許可するとＶＩＭＵ
（３）に対してメモリセレクト信号（１０１）が送出さ
れ、これによってメモリリクエスト（２ｏ）に対する処
理が終了したとして、チャネルインバッファ・リクエス
トビット（６１内のＣＨＣ１２１に対応するビットは論
理「０」にリセットされる。
くセットされると、チャネルインバッファ・リクエスト
１５号（５りがプライオリティ？１ｉｌｌ ｒＡＩ都Ｉ
ＪＯ＋に送出される。プライオリティ制御部叫がそのチ
ャネルインバッファ・リクエストを許可するとＶＩＭＵ
（３）に対してメモリセレクト信号（１０１）が送出さ
れ、これによってメモリリクエスト（２ｏ）に対する処
理が終了したとして、チャネルインバッファ・リクエス
トビット（６１内のＣＨＣ１２１に対応するビットは論
理「０」にリセットされる。
以下データ転送の実行に入９、チャネルインバッファ・
アレイ（９）の箔該アドレス位置からは、メモリアドレ
ス、ストアデータ等が読出され、信号（９１）としてＭ
ＭＵ（３１へ送出される。更にメモリセレクト（ｇ号（
１０１，１はソースシンク（１υに入力され、メモリア
クセスのタイミング制御に使用される。
アレイ（９）の箔該アドレス位置からは、メモリアドレ
ス、ストアデータ等が読出され、信号（９１）としてＭ
ＭＵ（３１へ送出される。更にメモリセレクト（ｇ号（
１０１，１はソースシンク（１υに入力され、メモリア
クセスのタイミング制御に使用される。
次罠、パリティ・チェッカ（８）でチャネルインバッフ
ァ１込みアドレスエラーが検出された場合は、その時点
でチャネルインバッファΦアレイ（９）に記憶されてい
る内容は全アドレス位置について保証されないことにな
る。したがってエラーを起したチャネルインバッファ・
リクエストを含め、そのときチャネルインバッファ（４
）に滞留して処理未済であったすべてのチャネルインバ
ッファ・リクエストに関しＭＭ Ｕ ＋３１に対しては
アクセスをキャンセルし、そのＣｌ−１，Ｃリクエスト
を出したＣＩ（Ｃ＋２１に対してはエラーの発生したこ
とを報告しなければならない。
ァ１込みアドレスエラーが検出された場合は、その時点
でチャネルインバッファΦアレイ（９）に記憶されてい
る内容は全アドレス位置について保証されないことにな
る。したがってエラーを起したチャネルインバッファ・
リクエストを含め、そのときチャネルインバッファ（４
）に滞留して処理未済であったすべてのチャネルインバ
ッファ・リクエストに関しＭＭ Ｕ ＋３１に対しては
アクセスをキャンセルし、そのＣｌ−１，Ｃリクエスト
を出したＣＩ（Ｃ＋２１に対してはエラーの発生したこ
とを報告しなければならない。
このため、パリティ−チェッカ（８）でエラーが検出さ
れるとチャネルインバッファ書込みアドレス・エラーフ
ラグ（７）を論理「１」にセラトスる。エラーフラグ（
７）がセットされている間、装置は次のように動作する
。すなわち、チャネルインバッファ制御部（５）から・
信号（５１）を出力して後続するＣ■ｌＣリクエスト（
２りを抑止する。エラーフラグ（７）か論理「１」であ
る間は信号（５２）が論理「１」となって、ＭＭＵ １
３１に対してはキャンセル１ｇ号となり、ソースシンク
（１υを経て要求元ＣＭＣ１２＋に対してはエラー報告
となる。また、その時点でチャネルインバッファ（４）
に滞留していた全チャネルインバッファ・リクエストが
読出されてリセットされたとき、チャネルインバッファ
書込みアドレス・エラー７ラグ（７）がリセットされる
。
れるとチャネルインバッファ書込みアドレス・エラーフ
ラグ（７）を論理「１」にセラトスる。エラーフラグ（
７）がセットされている間、装置は次のように動作する
。すなわち、チャネルインバッファ制御部（５）から・
信号（５１）を出力して後続するＣ■ｌＣリクエスト（
２りを抑止する。エラーフラグ（７）か論理「１」であ
る間は信号（５２）が論理「１」となって、ＭＭＵ １
３１に対してはキャンセル１ｇ号となり、ソースシンク
（１υを経て要求元ＣＭＣ１２＋に対してはエラー報告
となる。また、その時点でチャネルインバッファ（４）
に滞留していた全チャネルインバッファ・リクエストが
読出されてリセットされたとき、チャネルインバッファ
書込みアドレス・エラー７ラグ（７）がリセットされる
。
従来の装置では以上のようにチャネルインバッファ賓込
みアドレス・エラーフラグ（７）を１個しか設けてなく
、このエラーフラグ（７）がセットされた時点でチャネ
ルインバッファ（４）に滞留していたチャネルインバッ
ファ・リクエストに対してエラー処理を行い、後続する
Ｃ１（Ｃ！Ｊクエスト（２ｏ）がチャネルインバッファ
（４１へ入力することを抑止しなければならぬ。従って
後続するＣＨＣ！ｊクエスト（２ｏ）は、滞留していた
チャネルインバッファーリクエストが全部処理されるま
で待たされるので、処理が遅れるという欠点があった。
みアドレス・エラーフラグ（７）を１個しか設けてなく
、このエラーフラグ（７）がセットされた時点でチャネ
ルインバッファ（４）に滞留していたチャネルインバッ
ファ・リクエストに対してエラー処理を行い、後続する
Ｃ１（Ｃ！Ｊクエスト（２ｏ）がチャネルインバッファ
（４１へ入力することを抑止しなければならぬ。従って
後続するＣＨＣ！ｊクエスト（２ｏ）は、滞留していた
チャネルインバッファーリクエストが全部処理されるま
で待たされるので、処理が遅れるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、チャネルインバッファ書込みアド
レス・エラーフラグをチャネルインバッファ・リクエス
トビット毎に１個設けることにより、後続するＣＨＣリ
クエストがチャネルインバッファに入力されてチャネル
インバッファ・リクエストとなっても、チャネルインバ
ッファ・リクエスト中エラー処理しなければならないリ
クエストとエラー処理をしないでよいリクエストを区別
できるようにし、後続するＣＩ（Ｃリクエストを待たせ
ることなくチャネルインバッファに入力して処理するこ
とのできるエラー処理装置を提供することを目的として
いる。
めになされたもので、チャネルインバッファ書込みアド
レス・エラーフラグをチャネルインバッファ・リクエス
トビット毎に１個設けることにより、後続するＣＨＣリ
クエストがチャネルインバッファに入力されてチャネル
インバッファ・リクエストとなっても、チャネルインバ
ッファ・リクエスト中エラー処理しなければならないリ
クエストとエラー処理をしないでよいリクエストを区別
できるようにし、後続するＣＩ（Ｃリクエストを待たせ
ることなくチャネルインバッファに入力して処理するこ
とのできるエラー処理装置を提供することを目的として
いる。
〔発明の実施世１〕
以下、この発明の実施例を図について説明する。
第２図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相幽剖分を示し、（６）ＩｒＬ
ｆヤネルインハッファ書込みアドレス・エラーフラグで
、このエラーフラグ（６）はチャネルインバッファ・リ
クエストビット（６）にそれぞれ対応したビットを備え
ている。
図と同一符号は同−又は相幽剖分を示し、（６）ＩｒＬ
ｆヤネルインハッファ書込みアドレス・エラーフラグで
、このエラーフラグ（６）はチャネルインバッファ・リ
クエストビット（６）にそれぞれ対応したビットを備え
ている。
第２図に示す装置において、パリティ・チェッカ（８１
でエラーが検出されない場合、すなわち正常な動作の場
合の動作は第１図に示す従来の装置における正常な動作
の場合の動作と全く同様である。
でエラーが検出されない場合、すなわち正常な動作の場
合の動作は第１図に示す従来の装置における正常な動作
の場合の動作と全く同様である。
ハリティ・チェッカ；８１においてチャネルインバッフ
ァ書込みアドレスエラーが検知されると、そのエラーを
起したチャネルインバッファ・リクエストとそのときに
チャネルインバッファ・リクエストビット（６）で論理
「１」がセットされているすべてのビットに対応するチ
ャネルインバッファ書込みアドレス・エラーフラグ（６
）のビットが論理「１」にセットされる。チャネルイン
バッファ番リクエスト（５０）がブライオリティ制御部
ｔｌＯ＋で許可されて、ＭＭ Ｕ ｔ３＋ 、ンースシ
ンクｕＤにメモリセレクト（１０１）が送出されるとき
に、対応するチャネルインバッファ畳込みアドレス・エ
ラーフラグ（２）の論理が「１」であれば、ＭＭＵＩ３
１に対してはキャンセル信号として送出され、ソースシ
ンク圓に対しては要求元ＣＨＣへのエラー報告のための
入力となり、この処理が終るとエラーフラグ（６）の当
該ビットの論理が「０」にリセットされる。この処理を
している間にも、後続のＣ１（Ｃリクエスト（２０）は
チャネルインバッファ（４１に入力され、チャネルイン
バッファやリクエストビット（６）にチャネルインバッ
ファ・リクエストとして記憶されるが、対応するエラー
フラグ（２）内のビットはそのまま論理「０」になって
いる。したがって、エラー処理すべきチャネルインバッ
ファ・リクエストと後続するＣＨＣリクエストを同じよ
うＫＱ理することができて、後続するＣＨＣリクエスト
を待たせる必要がなくなる。
ァ書込みアドレスエラーが検知されると、そのエラーを
起したチャネルインバッファ・リクエストとそのときに
チャネルインバッファ・リクエストビット（６）で論理
「１」がセットされているすべてのビットに対応するチ
ャネルインバッファ書込みアドレス・エラーフラグ（６
）のビットが論理「１」にセットされる。チャネルイン
バッファ番リクエスト（５０）がブライオリティ制御部
ｔｌＯ＋で許可されて、ＭＭ Ｕ ｔ３＋ 、ンースシ
ンクｕＤにメモリセレクト（１０１）が送出されるとき
に、対応するチャネルインバッファ畳込みアドレス・エ
ラーフラグ（２）の論理が「１」であれば、ＭＭＵＩ３
１に対してはキャンセル信号として送出され、ソースシ
ンク圓に対しては要求元ＣＨＣへのエラー報告のための
入力となり、この処理が終るとエラーフラグ（６）の当
該ビットの論理が「０」にリセットされる。この処理を
している間にも、後続のＣ１（Ｃリクエスト（２０）は
チャネルインバッファ（４１に入力され、チャネルイン
バッファやリクエストビット（６）にチャネルインバッ
ファ・リクエストとして記憶されるが、対応するエラー
フラグ（２）内のビットはそのまま論理「０」になって
いる。したがって、エラー処理すべきチャネルインバッ
ファ・リクエストと後続するＣＨＣリクエストを同じよ
うＫＱ理することができて、後続するＣＨＣリクエスト
を待たせる必要がなくなる。
彦お、第２図にはチャネルインバッファ壷リクエストビ
ット（６１が８ビツト容量であり、従ってチャネルイン
バッファ畳込みアドレスｅエラーフラグ（６）も８ビツ
ト容量のものを示したが、これらの容量は設計によって
適当な数値を選ぶことができる。壕だ、上記実施９１＋
ではＣＰＵ ！１１内にチャネルインバッファ（４）を
設けるとしてＨＱ ８１” ｔ、だが、この発明は、複
数の安求元からのデータ転送要求をリクエストビットと
データ格納用のアレイを使用して多重に処理する装置に
対しては同様に有効である。
ット（６１が８ビツト容量であり、従ってチャネルイン
バッファ畳込みアドレスｅエラーフラグ（６）も８ビツ
ト容量のものを示したが、これらの容量は設計によって
適当な数値を選ぶことができる。壕だ、上記実施９１＋
ではＣＰＵ ！１１内にチャネルインバッファ（４）を
設けるとしてＨＱ ８１” ｔ、だが、この発明は、複
数の安求元からのデータ転送要求をリクエストビットと
データ格納用のアレイを使用して多重に処理する装置に
対しては同様に有効である。
以上のようにこの発明によれば、リクエストビットの各
ビットに対応してそれぞれ畳込みアドレス・エラーフラ
グを設けたので、エラー処理すべきリクエストと後続す
るリクエストと金同じように処理することが可能になシ
、後幌するリクエストを待たせる必要がなくなった。そ
の結果、エラー発生時に後続するリクエストの処理が遅
延されることがなくなった。
ビットに対応してそれぞれ畳込みアドレス・エラーフラ
グを設けたので、エラー処理すべきリクエストと後続す
るリクエストと金同じように処理することが可能になシ
、後幌するリクエストを待たせる必要がなくなった。そ
の結果、エラー発生時に後続するリクエストの処理が遅
延されることがなくなった。
４、図Ｉｉ’＋＋のＩＦｉｊ単な説明
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。
明の一実施例を示すブロック図である。
ｆｉ＋・・・ＣＰ Ｕ、 ＋２１・・・Ｃ１（Ｃ，＋
３１・・・ＭＭＵ、 （４＋・・・チャネルインバッ
ファ、（６）・・・チャネルインバツンア番リクエスト
ビット、（８）・・・パリティ・チェッカ、（９）・・
・チャネルインバッファ・アレイ、（６）・・・チャネ
ルインバッファ書込みアドレス・エラーフラグ。
３１・・・ＭＭＵ、 （４＋・・・チャネルインバッ
ファ、（６）・・・チャネルインバツンア番リクエスト
ビット、（８）・・・パリティ・チェッカ、（９）・・
・チャネルインバッファ・アレイ、（６）・・・チャネ
ルインバッファ書込みアドレス・エラーフラグ。
なお、図中同一符号は同−又は相当部分を示す。
代理人 葛 野 信 −
第１図
第２図
Claims (1)
- 【特許請求の範囲】 複数の要求元からのデータ転送要求を処理するデータ処
理装置内でのエラー処理装置において、要求元ごとのデ
ータ転送要求を記憶するチャネルインバッファ・リクエ
ストビットと、このチャネルインバッファ・リクエスト
ビットの各ビットにそれぞれ対応する記憶ビットを有す
るチャネルインバッファ書込みアドレス・エラー７ラグ
と、 データ転送のために必些な情報としてのアドレス及びデ
ータを１時記憶するチャネルインバッファ・アレイと、 このチャネルインバッファ・アレイへ書込むためのチャ
ネルインバッファ・アドレスを検査するパリティ−チェ
ッカと、 データ転送要求を受けたとき、上記チャネルインバッフ
ァーリクエストビット中の、当該データ転送の要求元に
対応するビットの論理を「１」にセットする手段と、 データ転送要求に対する処理を終了したとき、上記チャ
ネルインバッファ拳リクエストピット中の、当該要求に
対応するビットの論理を「０」にリセットする手段と、 上記パリティ−チェッカにおいてチャネルインバッファ
書込みアドレスに対しエラーを検出したとき、その時点
において上記チャネルインバッファ・リクエストビット
中で論理「１」であるビットに対応する上記チャネルイ
ンバッファ■込みアドレス・エラーフラグ中の谷ビット
の論理を「１」にセットする手段と、 上記チャ９・ルインバツファ書込みアドレス・エラーフ
ラグに論理「１」が設疋されているデータ転送要求に対
する処理に際しては、主記憶装置に対しキャンセル信号
を送出し、砂求尤に対してはエラー報告を送出する手段
とを（Ｉｉｉｉえたことを特徴とするエラー処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208773A JPS5999555A (ja) | 1982-11-29 | 1982-11-29 | エラ−処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208773A JPS5999555A (ja) | 1982-11-29 | 1982-11-29 | エラ−処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999555A true JPS5999555A (ja) | 1984-06-08 |
Family
ID=16561850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208773A Pending JPS5999555A (ja) | 1982-11-29 | 1982-11-29 | エラ−処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999555A (ja) |
-
1982
- 1982-11-29 JP JP57208773A patent/JPS5999555A/ja active Pending
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