JPH0248749A - バッファ記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムのバッファ記憶制御装置に係り
、特にバッファ記憶の参照要求処理のターンアラウンド
タイムを短縮するのに好適なバッファ記憶制御装置に関
する。

〔従来の技術〕

バッファ記憶方式の計算機、システムにおいては、バッ
ファ記憶に高速記憶素子を使用し、主記憶が保持する利
用頻度の高い一部のデータをバッファ記憶に格納すると
きもにその主記憶アドレスをバッファアドレスアレイに
登録しておくことにより、処理装置はメモリ参照要求ア
ドレスがバッファアドレスアレイに存在する場合、バッ
ファ記憶をアクセスしてデータを高速に入手することが
できる。

このバッファ記憶をもつ計算機システムでは、該バッフ
ァ記憶を使用する処理装置以外の他装置のストア実施時
、バッファ記憶と主記憶の内容の一致保証を行う必要が
ある。この為、バッファ記憶制御装置においては、スト
アによるストアアドレスがバッファ記憶のアドレスアレ
イに存在するか否かを検出し、存在する場合はストアア
ドレスを含むブロック単位にバッファ登録をキャンセル
する処理（ブロックキャンセル処理）が行われているが
、このブロックキャセル処理によりバッファ記憶への参
照要求が待させれ、該バッファ記憶を使用する処理装置
の処理性能が低下する。

従来、このブロックキャンセル処理による処理性能の低
下を改善する方法として、例えば特開昭５６−８０７５
６号公報には、ブロックキャンセルアドレス間の比較を
行い、無駄なバッファ記憶へのブロックキャンセル処理
要求を抑止し、処理性能を確保する方式が開示されてい
る。他には、バッファアドレスアレイのコピーディレク
トリであるフロントアドレスアレイを用いて、実際に該
バッファ記憶にストアにより更新された記憶域が存在す
る場合にのみブロックキャンセル要求を発行する方式が
ある。

〔発明が解決しようとする課題〕

上記従来技術は、バッファ記憶に対するブロックキャン
セル要求の実施頻度を低減させ、該バッファ記憶を使用
する装置の処理性能を確保することを狙ったものであり
、ブロックキャンセル要求を優先して処理することには
変わりがなく、バッファ記憶を使用する処理装置の処理
性能を確保するには限界があった。

本発明の目的は、バッファ記憶方式の計算機システムに
おいて、ブロックキャンセル処理によりバッファ記憶へ
の参照要求が待たされるのを最小限にとゾめ、バッファ
記憶を使用する処理装置の処理性能の向上を図ったバッ
ファ記憶制御装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のバッファ記憶制御装
置は、バッファ記憶へのブロックキャンセル要求及び要
求アドレスと、該バッファ記憶を使用する処理装置から
のバッファ記憶参照要求及び要求アドレスを比較する比
較手段と、当該比較手段による比較結果によりブロック
キャンセル要求とバッファ記憶参照要求の処理優先順位
を決定する手段を設けることを特徴とするものである。

〔作　用〕

ブロックキャンセル処理は、バッファ記憶と主記憶との
データの一致を保証するための処理であり、バッファ記
憶制御装置内の処理では優先順位の最も高いものである
が、一般のバッファ記憶参照が、キャンセルされるアド
レス以外への参照であれば、ブロックキャンセル処理は
一般の参照処理後でも何ら問題がない。そこで、バッフ
ァ記憶を使用する処理装置からの参照要求及び要求アド
レスの一部と、ブロックキャンセル要求及び該要求アド
レスの一部とを比較して、一致した場合にブロックキャ
ンセル要求の処理を優先させ、一致しない間は処理装置
からの参照要求を優先して処理させる。

これにより、バッファ記憶を使用する処理装置の参照要
求のターンアラウンドタイムを短縮させ。

該処理装置の処理性能が向上できる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明のバッファ記憶装置を含む計算機システ
ムの構成例を示したもので、１０１は命令処理装置、１
０６は主記憶制御装置、１１１はバッファ記憶制御装置
である。

ライト動作に伴う主記憶制御袋［１１０６からのブロッ
クキャンセル要求は、該主記憶制御装置内のブロックキ
ャンセル（以下ＢＣと称す）要求レジスタ１０７にセッ
トされ、ブロックキャンセルアドレスレジスタ（Ｂｅア
ドレスレジスタ）１０８にセットされたＢＣアドレスと
共に信号線１０９．１１０を介してバッファ記憶制御装
置１１１に発行される。命令処理装置１０１からのバッ
ファ記憶参照要求は、該命令処理装置１０１内のバッフ
ァ記憶参照要求レジスタ１０２にセットされ、参照アド
レスレジスタ１０３にセットされたアドレスと共に信号
線１０４，１０５を介して該バッファ記憶制御装置１１
１に発行される。

バッファ記憶制御装置１１１では、命令処理族！１０１
からのバッファ記憶参照要求及び該参照アドレスと、主
記憶制御装置１０６からのＢＣ要求及び該ＢＣアドレス
を比較し、両者が一致すれば、バッファ記憶のブロック
キャンセル処理を実行する。一方、両者が一致しない等
、命令処理装置１０１からのバッファ記憶参照要求が、
バッファ記憶制御装置１１１内で処理可能な状態であれ
ば、該バッファ記憶制御装置１１１内のバッファ記憶参
照要求受付はレジスタ１１２をセットし、その出力によ
り、バッファ記憶参照要求が受付けられたことを信号線
１１３を介して命令処理装置１０１に通知する。命令処
理装置１０１では、バッファ記憶参照要求がバッファ記
憶制御装置１１１に受付けられるまで、該参照要求を出
し続け、受付られたところで次の参照要求を発行する。

第２図は、第１図中のバッファ記憶制御装置１０１にお
ける特に本発明に係わる部分を詳細に示したものである
。

主記憶制御装置１０６からのＢＣ要求は、ストア信号毎
に信号線１０９を介し、ＢＣリクエストスタック２０２
０〜２０２３中の１つにセットされる。また、ＢＣアド
レスについても、信号線１１０を介し、ＢＣアドレスス
タック２０３０〜２０３３中の１つにセットされる。Ｂ
Ｃリクエストスタック２０２０〜２０２３にセットされ
たＢＣリクエストは、ＯＲ回路２０７を介しＡＮＤ回路
２１０の一方に入力される。命令処理装置１０１からの
バッファ記憶参照要求は、信号線１０５を介しバッファ
記憶参照要求レジスタ２０１にセットされ、その出力が
反転回路２０９を介し、ＡＮＤ回路２１０の他方に入力
される。

主記憶制御装置１０６からのＢＣ要求がＢＣリクエスト
スタック２０２０〜２０２３に存在し、命令処理装置１
０１からのバッファ記憶参照要求が存在しない場合、Ａ
ＮＤ回路２１０の出力は“１”となり、ＯＲ回路２１４
を介しセレクタ２１５に入力される。セレクタ２１５で
は、ＯＲ回路２１４の出力が“１”の時、セレクタ２１
２により選択されたＢＣアドレススタック２０３０〜２
０３３中の１つのＢＣアドレスが選ばれ、ＯＲ回路２１
４の出力が４１０１？の時、命令処理装置１０１からの
バッファ記憶参照アドレスが信号線１０４を介し選ばれ
る。セレクタ２１５により選ばられたＢＣアドレスある
いはバッファ記憶参照アドレスはバッファアドレスアレ
イ（以下ＢＡＡと称す）参照アドレスレジスタ２１６に
セットされ、ＢＡＡ２１７を参照する。

以上の動作により、バッファ記憶制御装置１１１内のバ
ッファ記憶参照要求レジスタ２０１に当該バッファ記憶
参照要求が存在しない時はＢＣ要求が選択され、ブロッ
クキャンセル処理を開始することになる。ブロックキャ
ンセル処理自体は周知であるので、その詳細動作は省略
する。

バッファ記憶制御装置１１１内のバッファ記憶参照要求
レジスタ２０１に当該参照要求が存在する場合、ＡＮＤ
回路２１０の出力は“０”である。

この場合、まず信号線１０４のバッファ記憶参照アドレ
スが、セレクタ２１５を介し、ＢＡＡ参照アドレスレジ
スタ２１６にセットされる。ＢＡＡ参照アドレスレジス
タ２１６にセットされた当該参照アドレスのうち、ＢＡ
Ａ索引に使用される一部アドレス（２，４−３，１）が
、比較回路２０５０〜２０５３に入力され、ＢＣアドレ
ススタック２０３０〜２ｏ３３中のＢＣアドレスとそれ
ぞれ比較され、一致した場合、該当比較回路が１”を出
力する。一方、バッファ記憶参照要求レジスタ２０１に
セットされている参照要求は、ＢＣリクエストスタック
２０２０〜２ｏ２３中のＢＣリクエストとＡＮＤ回路２
０４０〜２ｏ４３にてそれぞれＡＮＤされる。該ＡＮＤ
回路２ｏ４ｏ〜２０４３の出力は、ＡＮＤ２ｏ６ｏ〜２
０６３に入力され、比較回路２０５０〜２ｏ５３の出方
とＡＮＤされる。ＡＮＤ回路２ｏ６ｏ〜２０６３の出力
はＯＲ回路２０８に入力される。こ−で、ＡＮＤ回路２
０６０〜２０６３の出力に１′１〃が存在すると、ＯＲ
回路２０８の出力はＩｔ　Ｏｊｌになり、それがインバ
ータ２１１により反転され、ＡＮＤ回路２１３の出力を
ＩＩ　Ｏ１１とする。その結果、バッファ記憶参照要求
受付はレジスタ１１２にｌｔｏ〃がセットされ、命令処
理装置１０１は再度、バッファ記憶参照要求を発行する
ことになる。同時にＯＲ回路２０８の出力は、ＯＲ回路
１１４の出方を“１”とし、その結果、セレクタ回路２
１５では、セレクタ２１２によるＢＣアドレスを選択す
るように条件を切換え、ブロックキャンセル処理を開始
することになる。

一方、比較回路２０５０〜２０５３の出力が０″″、つ
まりバッファ記憶参照アドレスとＢＣアドレスが一致し
ない場合は、ＢＣ要求がＢＣ要求レジスタ２０２０〜２
０２３に存在していても、ＯＲ回路２０８の出力は“０
”となり、インバータ２１１の出力は“１”で、ＡＮＤ
回路２１３の出力を′１″とする。これにより、命令処
理装置１０１からのバッファ記憶参照要求は、受付は可
能となり、バッファ記憶参照要求受付はレジスタ１１２
に１１１”がセットされる。また、セレクタ２１５にお
いても、信号線１０４の当該参照要求アドレスが選択さ
れ、該バッファ記憶参照要求が、ＢＣ要求より優先して
処理されることになる。さらに、バッファ記憶参照要求
が連続する場合は。

ＢＣアドレス（２，４〜３．１）と、該参照要求アドレ
スの（２，４〜３．１）が一致するまで、優先して°該
参照要求が処理される。

本実施例によれば、ＢＣアドレスの一部と、命令処理装
置からのバッファ記憶参照アドレスの一部とが一致する
まで、該バッファ記憶参照アドレスを優先して処理でき
るので、ＢＣ処理により該バッファ記憶参照要求を待た
せることなく、該参照要求のターンアラウンドタイムを
短縮させ、処理性能を確保できる。

〔発明の効果〕

以上説明したように１本発明では、バッファ記憶を使用
する処理装置からの参照要求及び要求アドレスと、他装
置からのブロックキャンセル要求及び該要求アドレスと
を比較して、一致した場合にブロックキャンセル要求の
処理を優先させ、−致しない間は、該命令処理装置から
の参照要求を優先して処理させるため、ブロックキャン
セル処理により処理装置からのバッファ記憶参照要求を
待たせることなく、該参照要求のターンアラウンドタイ
ムを短縮させ、処理装置の処理性能を向上させることが
できる。

【図面の簡単な説明】

第１図は本発明のバッファ記憶制御装置を含む計算機シ
ステムの構成例を示す図、第２図は第１図のバッファ記
憶制御装置中の本発明に係わる部分の一実施例の詳細図
である。 １０１・・・命令処理装置、　１０６・・・主記憶制御
装置、　１１１・・・バッファ記憶装置、２０１・・・
バッファ記憶参照要求レジスタ。 ２０２０〜２０２３・・・ブロックキャンセル要求スタ
ック、　　２０３０〜２０３３・・・ブロックキャンセ
ルアドレスタック、　　２０５０〜２０５３・・・比較
回路、　１１２・・・バッファ記憶参照要求受付はレジ
スタ、　２１５・・・セレクタ、　　２１６・・・バッ
ファアドレスアレイ参照アドレスレジスタ、　２１７・
・・バッファアドレスアレイ。

Claims (1)

【特許請求の範囲】
1. （１）主記憶が保持する一部データの写しを格納するバ
   ッファ記憶に対するアクセス要求を制御するバッファ記
   憶制御装置において、バッファ記憶を使用する処理装置
   からのバッファ記憶参照要求及び要求アドレスと、該処
   理装置以外の他装置のストア動作によるバッファ記憶へ
   のブロックキャンセル要求及び要求アドレスを比較する
   手段と、該比較結果により、上記バッファ記憶参照要求
   とブロックキャンセル要求の処理の優先順位を決定する
   手段を有することを特徴とするバッファ記憶制御装置。