JPS593774A - アクセス処理方式 - Google Patents

アクセス処理方式

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Publication number
JPS593774A
JPS593774A JP57112862A JP11286282A JPS593774A JP S593774 A JPS593774 A JP S593774A JP 57112862 A JP57112862 A JP 57112862A JP 11286282 A JP11286282 A JP 11286282A JP S593774 A JPS593774 A JP S593774A
Authority
JP
Japan
Prior art keywords
access
registers
main storage
storage device
buffer memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57112862A
Other languages
English (en)
Inventor
Hidehiko Nishida
西田　秀彦
Minoru Etsuno
越野　実
Terutaka Tateishi
立石　輝隆
Akira Hattori
彰 服部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to KR1019830002920A priority patent/KR870000117B1/ko
Priority to CA000431512A priority patent/CA1199122A/en
Priority to BR8303525A priority patent/BR8303525A/pt
Priority to AU16407/83A priority patent/AU545700B2/en
Priority to EP83303787A priority patent/EP0098170B1/en
Priority to DE8383303787T priority patent/DE3380458D1/de
Priority to US06/509,869 priority patent/US4547848A/en
Priority to ES523747A priority patent/ES8502558A1/es
Publication of JPS593774A publication Critical patent/JPS593774A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は１個以上のアクセス発生元が記憶部、詳しくは
、高速小容量のバッファ記憶部（ＢＳ）と低速大容量の
主記憶部（ＭＳ　）を有する記憶部にアクセスする際の
制御方式に関するものである。
〔発明の従来技術〕
従来、記憶部に対するアクセスは各アクセス発生元に対
応する要求レジスタに設定されてＢＳにアクセス！７、
データが存在しなければＭ　Ｓにアクセスする。この制
ｆｉｌ１１方式では一つのアクセス発生元に対して一つ
のレジスタを持つのが一般的である。あるアクセス発生
元（例えばＣＰＵ）からのアクセスの要求オペランドが
ＢＳに存在しないとＭＳに対する優先順位が取られる。
ここで徴求ＭＳが使用中等で選ばれないアクセスについ
ては要求ＭＳの使用が終るまで待たねばならない。この
時同−アクセス発生元の後続するアクセスはレジスタが
使用中である為、レジスタに入れず、ＢＳに対してもア
クセスされない。
一般的に、要求オペランドはほとんどＢＳに存在し、又
ＭＳへのアクセスには長時間を必要とすす る。それ故１つのレジスン斯Ｓへのアクセスの為にも使
用する事は性能の低下の原因となる。本発りＪはこの点
に関する改善案である。
〔発明の実施例〕
図に本発明の一実施例を示す。ＡＣＣダ〜ＡＣＣｎはそ
れぞれアクセス発生元であり、　ＡＣＣｆｉＲ〜ＡＣＣ
ｎＲはそれぞれ対応するＢＳアクセス用のレジスタであ
る。寸だＬＢＣＲはループバンク用レジスタである。各
アクセスはＢＳ用優先順位回路（ＢＰ　）において選択
された後ＢＳにアクセスされる。ＢＳ内に要求オペラン
ドが存在しなければＢＳＮＦ信号によシアクセス要求情
報はＭＳアクセス用レしスタＭＳ１２ｒＲ〜Ｍ　Ｓ　ｍ
　Ｒに設定される。ここでＭＳ、ｍＲ〜ＭＳｍＲはアク
セス発生元共用のｍ＋１個のレジスタであっても良いし
、各アクセス発生元に対応する複数のレジスタ（１アク
セス発生元に対応するレジスタが１個でも複数でも良い
）であっても良い。ＭＳ３２ｒＲ−ＭＳｍＲにアクセス
が設定返れると対応するアクセス発生元のＢＳアクセス
用の°レジスタは解除され次のアクセス受付は可能とな
る。ＭＳダＲ〜ＭＳｍＨに設定されたアクセスはＭＳ用
優先順位回路で再度選はれてＭＳにアクセスされる。一
方ＡＣＣ９６Ｒ桐ＡＣＣｎＲは新たに受伺けられたアク
セスも含めて′優先順位がとられＢＳにアクセスされる
。ＭＳ９６Ｒ−ＭＳｍＲが各アクセス発生元に共用とし
て使用される場合には、ＭＳ、ｍＲ〜Ｍ　Ｓ　ｍ　Ｒが
全て便用中となるとその後のＢＳアクセスでＢＳＮＦと
なったアクセスは、ＭＳ用レジスタが１個以上空くまで
無効とされる。ＭＳ用レジスタが各アクセス発生元に対
応して持たれる場合切 には対応するＭＳ用レジスタが空く壕で無料とされる。
〔発明の効果〕
この様にＢＳ用、ＭＳ用にそれぞれレジスタと優先＋１
１ｉ位回路を持ち制御する事により、ＭＳへのアクセス
の為にＢＳへのアクセスがお１見られる事がほとんどな
くなる。
最近の計算機システムでは先行制御を深く行なっており
、１つのオペランドをＭＳに取シに行っている間にも他
のオペランドがＢＳにあればそれを先取りしたい場合が
あり、本発明の効果は大きい０ 図はスワップ方式のＢＳについてのブロック図であるが
本発明はスワップ方式に限るものではなくストアスル一
方式等、他の方式についても有効である。
【図面の簡単な説明】
図は本発明の一実施例ブロック図であり、ＡＣＣ９６〜
ＡＣＣｎはアクセス発生元、ＡＣＣ９６Ｒ〜ＡＣＣｎＲ
はＢＳ７クセス用レジスタ、ＢＰはＢＳ用優先順位回路
、ＢＳはバッファ記憶装置、ＢＳＮＦｆ−ｊバッファに
目的のオペランドが無かったときの信号、ＭＳ＄Ｒ〜Ｍ
ＳｍＲ１″ｉＭＳアクセス用レジスタ、ＭＰはＭＳ用優
先順位回路である。 ５１Ｃ

Claims (1)

    【特許請求の範囲】
  1. バッファ記憶装置（ＢＳ）と、主記憶装置（ＭＳ　）と
    、１個以上のアクセス発生元を有し、前記アクセス発生
    元からの要求データがバッファ記憶装置に存在しなかっ
    た場合に、主記憶装置へアクセスする計算機ンステムに
    おいて、バッファ記憶装置へのアクセス用と主記憶装置
    へのアクセス用とに、それぞれ各アクセス発生元からの
    要求を保持するレジスタ、及び前記レジスタ間の優先順
    位処理回路を具備し、それぞれ独立に優先順位を取りア
    クセスする事を特徴とするアクセス処理方式。
JP57112862A 1982-06-30 1982-06-30 アクセス処理方式 Pending JPS593774A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP57112862A JPS593774A (ja) 1982-06-30 1982-06-30 アクセス処理方式
KR1019830002920A KR870000117B1 (ko) 1982-06-30 1983-06-28 액세스 제어 처리방식
CA000431512A CA1199122A (en) 1982-06-30 1983-06-29 Access control processing system in computer system
BR8303525A BR8303525A (pt) 1982-06-30 1983-06-30 Sistema de processamento de controle de acesso
AU16407/83A AU545700B2 (en) 1982-06-30 1983-06-30 Access control
EP83303787A EP0098170B1 (en) 1982-06-30 1983-06-30 Access control processing system in computer system
DE8383303787T DE3380458D1 (en) 1982-06-30 1983-06-30 Access control processing system in computer system
US06/509,869 US4547848A (en) 1982-06-30 1983-06-30 Access control processing system in computer system
ES523747A ES8502558A1 (es) 1982-06-30 1983-06-30 Sistema de proceso de control de acceso en un sistema de ordenador.

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JP57112862A JPS593774A (ja) 1982-06-30 1982-06-30 アクセス処理方式

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JPS593774A true JPS593774A (ja) 1984-01-10

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ID=14597384

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JP57112862A Pending JPS593774A (ja) 1982-06-30 1982-06-30 アクセス処理方式

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US (1) US4547848A (ja)
JP (1) JPS593774A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219946A (ja) * 1985-07-19 1987-01-28 Hitachi Ltd デ−タ授受方式
JPH0219945A (ja) * 1988-07-08 1990-01-23 Hitachi Ltd 主記憶制御装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58222361A (ja) * 1982-06-18 1983-12-24 Fujitsu Ltd デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式
US4802085A (en) * 1987-01-22 1989-01-31 National Semiconductor Corporation Apparatus and method for detecting and handling memory-mapped I/O by a pipelined microprocessor
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US7069406B2 (en) 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5475432U (ja) * 1977-11-09 1979-05-29
JPS5543361U (ja) * 1978-09-13 1980-03-21

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3949369A (en) * 1974-01-23 1976-04-06 Data General Corporation Memory access technique
US4037214A (en) * 1976-04-30 1977-07-19 International Business Machines Corporation Key register controlled accessing system
US4280176A (en) * 1978-12-26 1981-07-21 International Business Machines Corporation Memory configuration, address interleaving, relocation and access control system
US4314335A (en) * 1980-02-06 1982-02-02 The Perkin-Elmer Corporation Multilevel priority arbiter
CA1187198A (en) * 1981-06-15 1985-05-14 Takashi Chiba System for controlling access to channel buffers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5475432U (ja) * 1977-11-09 1979-05-29
JPS5543361U (ja) * 1978-09-13 1980-03-21

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219946A (ja) * 1985-07-19 1987-01-28 Hitachi Ltd デ−タ授受方式
JPH0219945A (ja) * 1988-07-08 1990-01-23 Hitachi Ltd 主記憶制御装置

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US4547848A (en) 1985-10-15

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