JPS61220047A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS61220047A JPS61220047A JP60060633A JP6063385A JPS61220047A JP S61220047 A JPS61220047 A JP S61220047A JP 60060633 A JP60060633 A JP 60060633A JP 6063385 A JP6063385 A JP 6063385A JP S61220047 A JPS61220047 A JP S61220047A
- Authority
- JP
- Japan
- Prior art keywords
- request
- memory
- access
- buffer memory
- control part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリ制御方式に係り、詳しくは、主メモリの
データ部を格納するバッファメモリへのストアアクセス
要求をストアイン方式で制御し。
データ部を格納するバッファメモリへのストアアクセス
要求をストアイン方式で制御し。
バッファメモリを複数のプロセッサで共有するシステム
のリクエスト処理に適するメモリアクセス制御方式に関
する。
のリクエスト処理に適するメモリアクセス制御方式に関
する。
（発明の背景〕
バッファ記憶方式の情報処理装置では、主メモリとバッ
ファメモリの内容が一致している必要がある。これの最
も簡単な解決法は、バッファメモリへのストアアクセス
要求時、ストア先のブロックがバッファメモリに存在す
るときは、バッファメモリと同時に主メモリへもデータ
をストアすることである。これをストアスル一方式と呼
んでいる。しかし、この方式では主メモリに対するアク
セスが増加し、バッファ記憶方式の利点が損われる。そ
こで、バッファメモリへのストアアクセス要求時、スト
ア先のブロックがバッファメモリに存在するときはバッ
ファメモリにのみストアし、主メモリは更新しない方式
がある。これをストアイン方式と呼んでいる。このスト
アイソ方式の場合、バッファメモリの更新を記憶する変
更ビットをブロック単位に持ち、バッファメモリ内のブ
ロックを置換する時、変更ビットが立っていれば、置換
されるブロックを主メモリへ戻した後（これを“吐出し
”と呼ぶ）、バッファメモリ上の該当ブロックデータを
無効にし、主メモリに対して新ブロックの転送を要求す
る。一方、置換対象ブロックに変更ビットを立っていな
ければ、主メモリからバッファメモリへブロック単位の
データを転送し、新ブロックとして登録するだけでよい
。
ファメモリの内容が一致している必要がある。これの最
も簡単な解決法は、バッファメモリへのストアアクセス
要求時、ストア先のブロックがバッファメモリに存在す
るときは、バッファメモリと同時に主メモリへもデータ
をストアすることである。これをストアスル一方式と呼
んでいる。しかし、この方式では主メモリに対するアク
セスが増加し、バッファ記憶方式の利点が損われる。そ
こで、バッファメモリへのストアアクセス要求時、スト
ア先のブロックがバッファメモリに存在するときはバッ
ファメモリにのみストアし、主メモリは更新しない方式
がある。これをストアイン方式と呼んでいる。このスト
アイソ方式の場合、バッファメモリの更新を記憶する変
更ビットをブロック単位に持ち、バッファメモリ内のブ
ロックを置換する時、変更ビットが立っていれば、置換
されるブロックを主メモリへ戻した後（これを“吐出し
”と呼ぶ）、バッファメモリ上の該当ブロックデータを
無効にし、主メモリに対して新ブロックの転送を要求す
る。一方、置換対象ブロックに変更ビットを立っていな
ければ、主メモリからバッファメモリへブロック単位の
データを転送し、新ブロックとして登録するだけでよい
。
この種のシステムでは、゛吐出し”を伴なわないブロッ
ク転送処理時、主メモリからのブロックデータがバッフ
ァメモリへ到達するまで、バッファメモリは遊んでいる
ことになる。
ク転送処理時、主メモリからのブロックデータがバッフ
ァメモリへ到達するまで、バッファメモリは遊んでいる
ことになる。
従来、上記ブロック転送処理中のバッファメモリ空き時
間に、後続リクエストでバッファメモリをアクセスする
方法として、例えば、特開昭５７−３３４７３号公報に
記載されているメモリアクセス制御方式がある。これは
、先行リクエストでブロック転送実施中に、後続リクエ
ストでブロック転送要求が発生したら、新たなブロック
転送要求を無効化して、該後続リクエストをバッファメ
モリアクセス待ちの形で、ブロック転送終了を持つとい
うものである。
間に、後続リクエストでバッファメモリをアクセスする
方法として、例えば、特開昭５７−３３４７３号公報に
記載されているメモリアクセス制御方式がある。これは
、先行リクエストでブロック転送実施中に、後続リクエ
ストでブロック転送要求が発生したら、新たなブロック
転送要求を無効化して、該後続リクエストをバッファメ
モリアクセス待ちの形で、ブロック転送終了を持つとい
うものである。
しかし、この方法はバッファメモリ空き時間に受付けら
れる可能性のある複数回の後続リクエストに対して、１
番目の後続リクエストの第２メモリアクセスで、主メモ
リに対してブロック転送要求が発生してしまうと、残り
のリクエストについては、アクセスオペランドがバッフ
ァメモリに存在しても処理できなくなり、複数プロセッ
サでバッファメモリを共有しているシステムでは問題と
なる。
れる可能性のある複数回の後続リクエストに対して、１
番目の後続リクエストの第２メモリアクセスで、主メモ
リに対してブロック転送要求が発生してしまうと、残り
のリクエストについては、アクセスオペランドがバッフ
ァメモリに存在しても処理できなくなり、複数プロセッ
サでバッファメモリを共有しているシステムでは問題と
なる。
本発明の目的は、バッファ記憶方式の情報処理装置にお
いて、主メモリからのブロック転送処理に生じるバッフ
ァメモリのアクセス空き時間に、バッファメモリへのア
クセス持ち後続リクエストのうち、バッファメモリに存
在するデータを要求しているリクエストを優先して処理
するようにしたメモリ制御方式を提供することにある。
いて、主メモリからのブロック転送処理に生じるバッフ
ァメモリのアクセス空き時間に、バッファメモリへのア
クセス持ち後続リクエストのうち、バッファメモリに存
在するデータを要求しているリクエストを優先して処理
するようにしたメモリ制御方式を提供することにある。
本発明は、主メモリにブロック転送要求を発してバッフ
ァメモリの処理に空き時間が生じた時。
ァメモリの処理に空き時間が生じた時。
後続のリクエストでバッファメモリをアクセスし。
該アクセスでブロック転送要求が発生すると、アクセス
要求元単位に設けたアクセス抑止ラッチにより、バッフ
ァメモリへのアクセスを抑止し、他のアクセス要求元か
らのリクエストでバッファメモリをアクセスさせるよう
にしたことである。
要求元単位に設けたアクセス抑止ラッチにより、バッフ
ァメモリへのアクセスを抑止し、他のアクセス要求元か
らのリクエストでバッファメモリをアクセスさせるよう
にしたことである。
第１図はメモリ制御システム全体の概略図である。１〜
３は複数のプロセッサ（ＣＰＵ）０−ｎ−１のリクエス
トラッチである。リクエスト受付は制御部４では、メモ
リアクセスの状態によってリクエストラッチ１〜３のい
ずれのリクエストを受付けるかを決定する。バッファメ
モリ１２へのアクセスを許可されたリクエストは、バッ
ファアドレスアレイ部５を検索し、そのアクセスアドレ
ス１４に対応するエントリがアドレスアレイ部５に存在
す己（以後″゛ヒツトしたと呼ぶ）か、ヒツト判定部６
で調べる。ヒツトしない時は、ブロック置換制御部７か
らメモリアクセス制御部８を介して、バッファメモリ制
御部１０．主メモリ制御部１１に対してメモリアクセス
要求が出される。
３は複数のプロセッサ（ＣＰＵ）０−ｎ−１のリクエス
トラッチである。リクエスト受付は制御部４では、メモ
リアクセスの状態によってリクエストラッチ１〜３のい
ずれのリクエストを受付けるかを決定する。バッファメ
モリ１２へのアクセスを許可されたリクエストは、バッ
ファアドレスアレイ部５を検索し、そのアクセスアドレ
ス１４に対応するエントリがアドレスアレイ部５に存在
す己（以後″゛ヒツトしたと呼ぶ）か、ヒツト判定部６
で調べる。ヒツトしない時は、ブロック置換制御部７か
らメモリアクセス制御部８を介して、バッファメモリ制
御部１０．主メモリ制御部１１に対してメモリアクセス
要求が出される。
例えば、ブロック置換制御部７で管理している置換対象
ブロックの変更ビットが１１１ ′＃であれば、バッフ
ァメモリ１２から主メモリ１３への吐出し要求が出され
、その後、主メモリ１３からバッファメモリ１２への新
しいブロックの転送要求が出される。置換対象ブロック
の変更ビットが′０″の場合は、単に主メモリ１３から
バッファメモリ１２への新しいブロックの転送要求のみ
が出される。
ブロックの変更ビットが１１１ ′＃であれば、バッフ
ァメモリ１２から主メモリ１３への吐出し要求が出され
、その後、主メモリ１３からバッファメモリ１２への新
しいブロックの転送要求が出される。置換対象ブロック
の変更ビットが′０″の場合は、単に主メモリ１３から
バッファメモリ１２への新しいブロックの転送要求のみ
が出される。
メモリアクセス監視部９は、バッファメモリ制御部１０
．主メモリ制御部１１より通知されるメモリアクセス状
態を監視し、吐出しを伴なわないブロック転送処理中の
バッファメモリ空き時間を検出して、リクエスト受付は
制御部４にリクエスト受付は許可信号１０１を送出する
。１５はストアリクエストの時、ストアデータをバッフ
ァメモリ１２にストアするパスである。１６はストアデ
ータ、ブロック転送データを選択するセレクタである。
．主メモリ制御部１１より通知されるメモリアクセス状
態を監視し、吐出しを伴なわないブロック転送処理中の
バッファメモリ空き時間を検出して、リクエスト受付は
制御部４にリクエスト受付は許可信号１０１を送出する
。１５はストアリクエストの時、ストアデータをバッフ
ァメモリ１２にストアするパスである。１６はストアデ
ータ、ブロック転送データを選択するセレクタである。
次に、本発明による吐出しを伴なわないブロック転送処
理中の後続リクエスト処理について詳述する。
理中の後続リクエスト処理について詳述する。
第２図は本発明の一実施例の構成図を示す、２１は吐出
しを伴なわないブロック転送処理中を示す表示ラッチで
あり、２２はヒツト判定部６の出力信号のラッチで、ヒ
ツトしたとき“１”になる。
しを伴なわないブロック転送処理中を示す表示ラッチで
あり、２２はヒツト判定部６の出力信号のラッチで、ヒ
ツトしたとき“１”になる。
２０７．２０８，２０９はリクエスト受付は制御部４で
受付けたリクエストナンバー信号で、リクエストラッチ
１，２．３に対応する。
受付けたリクエストナンバー信号で、リクエストラッチ
１，２．３に対応する。
いま、ブロック転送中でない状態（ラッチ２１が０）で
、リクエストラッチｌのリクエストが受付けられ、その
リクエストナンバー信号２０７が“１”になっていると
する、このリクエストがヒツトしない場合、ステージ制
御部２０におけるステージ２の出力信号とラッチ２１の
出力信号によりアンド回路２３のアンド条件が成立し、
さらに信号２０７が“１”であるためアンド回路２８の
アンド条件が成立し、リクエスト更新信号２０１が出て
、リクエストラッチ１はＣ：ＰＵＯからの次のリクエス
トに更新される。また、受付けられたリクエストはヒツ
トしないため、ラッチ２２はパ０”のまＮであり、ステ
ージ制御部２０がステージ４になると、アンド回路２６
のアンド条件が成立して、ブロック転送要求２１０が主
メモリ制御部６に送出される。この時、吐出しを伴なわ
ないブロック転送であると、ラッチ２１は“ｌ”にセッ
トされ。
、リクエストラッチｌのリクエストが受付けられ、その
リクエストナンバー信号２０７が“１”になっていると
する、このリクエストがヒツトしない場合、ステージ制
御部２０におけるステージ２の出力信号とラッチ２１の
出力信号によりアンド回路２３のアンド条件が成立し、
さらに信号２０７が“１”であるためアンド回路２８の
アンド条件が成立し、リクエスト更新信号２０１が出て
、リクエストラッチ１はＣ：ＰＵＯからの次のリクエス
トに更新される。また、受付けられたリクエストはヒツ
トしないため、ラッチ２２はパ０”のまＮであり、ステ
ージ制御部２０がステージ４になると、アンド回路２６
のアンド条件が成立して、ブロック転送要求２１０が主
メモリ制御部６に送出される。この時、吐出しを伴なわ
ないブロック転送であると、ラッチ２１は“ｌ”にセッ
トされ。
メモリアクセス監視部９より送出されるリクエスト受付
は許可信号１０１が“１″の間、後続リクエストが受付
けられる。
は許可信号１０１が“１″の間、後続リクエストが受付
けられる。
いま、ラッチ２１が“ｌ”の状態でリクエストラッチ２
のリクエストが受付けられたとすると、アンド回路２３
のアンド条件は成立しないから、ステージ２ではリクエ
ストラッチ２は更新されなし）。
のリクエストが受付けられたとすると、アンド回路２３
のアンド条件は成立しないから、ステージ２ではリクエ
ストラッチ２は更新されなし）。
ステージ４に進んだ所で、ラッチ２２にリクエスト２の
ヒツト判定結果がセットされる。ヒツトすれば、アンド
回路２４のアンド条件が成立し、リクエストラチト２は
ＣＰＵＩからの次のリクエストに更新される。バッファ
メモリ１２に対しては、リクエストラッチ２のリクエス
トアクセス処理がなされる。一方、ヒツトしなければ、
アンド回路２４のアンド条件は不成立となり、リクエス
トラッチ２のリクエストは更新されずに保持される。
ヒツト判定結果がセットされる。ヒツトすれば、アンド
回路２４のアンド条件が成立し、リクエストラチト２は
ＣＰＵＩからの次のリクエストに更新される。バッファ
メモリ１２に対しては、リクエストラッチ２のリクエス
トアクセス処理がなされる。一方、ヒツトしなければ、
アンド回路２４のアンド条件は不成立となり、リクエス
トラッチ２のリクエストは更新されずに保持される。
また、ラッチ２１が“１″′のま−であるからアンド回
路２６のアンド条件も不成立で、ブロック転送要求２１
０も発行されない、この状態で、アンド回路２５のアン
ド条件が成立し、リクエストナンバー信号２０８とのア
ンド条件がアンド回路３２で取れて、ＣＰＵＩリクエス
ト抑止ラッチ４１がアンド回路３５を通してセットされ
る。このラッチ４１が“１”になることにより、リクエ
スト抑止信号２０５が“１”になり、リクエストラッチ
２のリクエストはアンド回路４４で抑止され、リクエス
ト受付は制御部４へ入力されない。従って１次は例えば
リクエストラッチ３のリクエストが受付は制御部４に入
力される。このようにして、ブロック転送処理中の後続
リクエスト処理でバッファメモリにアクセスデータが存
在するリクエストを優先して処理することができる。
路２６のアンド条件も不成立で、ブロック転送要求２１
０も発行されない、この状態で、アンド回路２５のアン
ド条件が成立し、リクエストナンバー信号２０８とのア
ンド条件がアンド回路３２で取れて、ＣＰＵＩリクエス
ト抑止ラッチ４１がアンド回路３５を通してセットされ
る。このラッチ４１が“１”になることにより、リクエ
スト抑止信号２０５が“１”になり、リクエストラッチ
２のリクエストはアンド回路４４で抑止され、リクエス
ト受付は制御部４へ入力されない。従って１次は例えば
リクエストラッチ３のリクエストが受付は制御部４に入
力される。このようにして、ブロック転送処理中の後続
リクエスト処理でバッファメモリにアクセスデータが存
在するリクエストを優先して処理することができる。
なお、リクエスト抑止ランチ４０，４１．４２はプロセ
ッサ単位すなわちリクエストラッチ１゜２．３対応に設
けられており、ブロック転送終了信号２１１で全てのラ
ッチがリセットされ、上記の例では、ＣＰＵＩに対応す
るリクエストラッチ２のリクエストはブロック転送終了
後は再び、リクエスト受付は制御部４へ入力されて処理
される。
ッサ単位すなわちリクエストラッチ１゜２．３対応に設
けられており、ブロック転送終了信号２１１で全てのラ
ッチがリセットされ、上記の例では、ＣＰＵＩに対応す
るリクエストラッチ２のリクエストはブロック転送終了
後は再び、リクエスト受付は制御部４へ入力されて処理
される。
第３図は、リクエストの更新の位相が、ラッチ２１の状
態によって変化するのを示している。図（ａ）はラッチ
２１が“０′″のケース、図（ｂ）はラッチ２１が″１
”のケー７スである。上述したように１図（ｂ）のケー
スでヒツトしなければ、リクエストは更新されず保持さ
れる。従って、リクエストのオーバラン用のスタックが
不要であり、ノ）−ド量の低減ができる。
態によって変化するのを示している。図（ａ）はラッチ
２１が“０′″のケース、図（ｂ）はラッチ２１が″１
”のケー７スである。上述したように１図（ｂ）のケー
スでヒツトしなければ、リクエストは更新されず保持さ
れる。従って、リクエストのオーバラン用のスタックが
不要であり、ノ）−ド量の低減ができる。
実施例では、吐出しを伴なわないブロック転送処理中に
後続のリクエストでバッファメモリを使用するとしたが
、吐出しを伴なうブロック転送であっても、メインメモ
リが使用中で吐出しかできない場合には、同様に本発明
を適用することができる。
後続のリクエストでバッファメモリを使用するとしたが
、吐出しを伴なうブロック転送であっても、メインメモ
リが使用中で吐出しかできない場合には、同様に本発明
を適用することができる。
本発明によれば、主メモリ制御部がビジーな状態でバッ
フアメミリにアクセスする時、バッファメモリにアクセ
スデータが存在しないリクエストに対しては、リクエス
トをリクエスト受付は前の状態で保持し、かつリクエス
ト受付は部入の入力を抑止することにより、バッファメ
モリにアクセスデータを持つ他のリクエストを処理可能
としたので、特にマルチプロセッサシステムで性能向上
の効果がある。
フアメミリにアクセスする時、バッファメモリにアクセ
スデータが存在しないリクエストに対しては、リクエス
トをリクエスト受付は前の状態で保持し、かつリクエス
ト受付は部入の入力を抑止することにより、バッファメ
モリにアクセスデータを持つ他のリクエストを処理可能
としたので、特にマルチプロセッサシステムで性能向上
の効果がある。
第１図は本発明の一実施例の構成図、第２図はメモリ制
御システムの全体の概略図、第３図は本発明によるリク
エスト更新動作を説明するタイミング図である。 ４０．４１，４２・・・リクエスト抑止ラッチ。 ２０１．２０２，２０３・・・リクエスト更新信号。 ２・１・・・ブロック転送処理部中の表示ラッチ。 ２２・・・ヒツト判定結果ラッチ。 Ｃ１７ＬＩＯＣＦＩＪ Ｉ ＣＰＬＩＰＬ−＋
第２図
御システムの全体の概略図、第３図は本発明によるリク
エスト更新動作を説明するタイミング図である。 ４０．４１，４２・・・リクエスト抑止ラッチ。 ２０１．２０２，２０３・・・リクエスト更新信号。 ２・１・・・ブロック転送処理部中の表示ラッチ。 ２２・・・ヒツト判定結果ラッチ。 Ｃ１７ＬＩＯＣＦＩＪ Ｉ ＣＰＬＩＰＬ−＋
第２図
Claims (1)
- （１）第１メモリと該第１メモリの記憶内容の写しを格
納する第２メモリを有し、第２メモリ上にリクエストア
ドレスの指すデータがない場合、第１メモリへブロック
転送要求を出して、第２メモリへ新しいブロックを登録
するメモリ処理システムにおいて、第２メモリにアクセ
スした際、該当データが第２メモリに存在しない場合で
且つ先行リクエストにより第１メモリアクセスがビジー
である時は、該リクエスト処理を保留すると共に該リク
エストをリクエスト・スタックに保持し、更に先行リク
エストのブロック転送処理完了迄、該リクエストの第２
メモリへのアクセスを抑止し、他のリクエストを第２メ
モリにアクセスさせることを特徴とするメモリ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060633A JPS61220047A (ja) | 1985-03-27 | 1985-03-27 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060633A JPS61220047A (ja) | 1985-03-27 | 1985-03-27 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220047A true JPS61220047A (ja) | 1986-09-30 |
Family
ID=13147909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060633A Pending JPS61220047A (ja) | 1985-03-27 | 1985-03-27 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219945A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | 主記憶制御装置 |
| JP2010532057A (ja) * | 2007-06-28 | 2010-09-30 | インテル・コーポレーション | マルチスレッドおよびマルチコア・システムのためのキャッシュ、および、その方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120154A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | メモリアクセス制御装置 |
-
1985
- 1985-03-27 JP JP60060633A patent/JPS61220047A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120154A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | メモリアクセス制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219945A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | 主記憶制御装置 |
| JP2010532057A (ja) * | 2007-06-28 | 2010-09-30 | インテル・コーポレーション | マルチスレッドおよびマルチコア・システムのためのキャッシュ、および、その方法 |
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