JPS6219946A - デ−タ授受方式 - Google Patents
デ−タ授受方式Info
- Publication number
- JPS6219946A JPS6219946A JP60158208A JP15820885A JPS6219946A JP S6219946 A JPS6219946 A JP S6219946A JP 60158208 A JP60158208 A JP 60158208A JP 15820885 A JP15820885 A JP 15820885A JP S6219946 A JPS6219946 A JP S6219946A
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- Japan
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- storage
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、大容量の主記憶部と高速小容量の中間記憶部
とから構成される階層記憶装置に対し処理装置から複数
のアクセスを並列的に行う際のデータ授受方式に関する
。
とから構成される階層記憶装置に対し処理装置から複数
のアクセスを並列的に行う際のデータ授受方式に関する
。
主記憶部と中間記憶部から構成される階層記憶装置にお
いて、中間記憶部に目的のデータが存在せず主記憶部か
らデータを読み出す場合。
いて、中間記憶部に目的のデータが存在せず主記憶部か
らデータを読み出す場合。
主記憶部に対干るアクセスと並行１２て中間記憶部に対
する他のアクセスを行う従来の方式では。
する他のアクセスを行う従来の方式では。
主記憶部の読み出しに要する時間が一定でない場合に中
間記憶部がデータのアクセス中に主記憶部からの読み出
し７データが到着することがあり、このとき主記憶部と
中間記憶部とのデータを一致させるための中間記憶部へ
の書き込みが行えない。この書き込みを行わせるため主
記憶部からの読み出しデータを一旦受取ってたくわえて
おき処理中の中間記憶部へのアクセス処理が終了１−だ
時点で、主記憶部からの読人出しデータの中間記憶部へ
のキき込みおよびアクセス要求元へのデータ送出を行う
方式も考えられるが。
間記憶部がデータのアクセス中に主記憶部からの読み出
し７データが到着することがあり、このとき主記憶部と
中間記憶部とのデータを一致させるための中間記憶部へ
の書き込みが行えない。この書き込みを行わせるため主
記憶部からの読み出しデータを一旦受取ってたくわえて
おき処理中の中間記憶部へのアクセス処理が終了１−だ
時点で、主記憶部からの読人出しデータの中間記憶部へ
のキき込みおよびアクセス要求元へのデータ送出を行う
方式も考えられるが。
アクセス要求元へのデータの送出が遅くなるうえ、受取
ったデータをたくわえるためのレジスタも必要になると
いう欠点があった（一般に主記憶部と中間記憶部の間の
データ転送は大量のデータを連１続して行っているため
、このレジスタは大容量のものが必要となる）。
ったデータをたくわえるためのレジスタも必要になると
いう欠点があった（一般に主記憶部と中間記憶部の間の
データ転送は大量のデータを連１続して行っているため
、このレジスタは大容量のものが必要となる）。
なお、二の種の方式に関する先行技術としては特開昭５
９−３７７４号公報に記載された技術が挙げられる。
９−３７７４号公報に記載された技術が挙げられる。
本発明の目的は、読み出しに要する時間が一定でない主
記憶部においても、簡単なりｉＩ埋で主記憶部に対する
アクセス要求と中間記憶部に対する他のアクセス要求を
並行して処理可能なデータ授受方式を提供することにあ
る。
記憶部においても、簡単なりｉＩ埋で主記憶部に対する
アクセス要求と中間記憶部に対する他のアクセス要求を
並行して処理可能なデータ授受方式を提供することにあ
る。
本発明では中間記憶部がアクセス中に主記憶部からのデ
ータ到着を防ぐため、主記憶部が発行する中間記憶動作
抑止信号により中間記憶部に対するアクセスを一時抑止
させ、データ到着とともに中間記憶部への１き込みおよ
びアクセス要求元へのデータ送出を行い上記目的を達成
するものである。
ータ到着を防ぐため、主記憶部が発行する中間記憶動作
抑止信号により中間記憶部に対するアクセスを一時抑止
させ、データ到着とともに中間記憶部への１き込みおよ
びアクセス要求元へのデータ送出を行い上記目的を達成
するものである。
Ｃ発明の実施例〕
以下１本発明の一実施例を図面をもって説明する。第３
図は各装置の接続状態を示したものであり、４台の処理
装置３１〜３４のうち処理装置３１および３２は中間記
憶部３５に接続され１．処理装置３３および３４は中間
記憶部３６に接続され、主記憶部３７は中間記憶部３５
および３６に接続されている。以下中間記憶なＷＳと略
称する。また主記憶をＭＳと略称する。この構成では主
記憶部３７からのデータ読み出しに要する時間は他系か
らのアクセス状態により一定ではなし・。
図は各装置の接続状態を示したものであり、４台の処理
装置３１〜３４のうち処理装置３１および３２は中間記
憶部３５に接続され１．処理装置３３および３４は中間
記憶部３６に接続され、主記憶部３７は中間記憶部３５
および３６に接続されている。以下中間記憶なＷＳと略
称する。また主記憶をＭＳと略称する。この構成では主
記憶部３７からのデータ読み出しに要する時間は他系か
らのアクセス状態により一定ではなし・。
第１図は中間記憶部３５および主記憶部３７の内部構成
を示すものである（第１図は説明を簡単にするため記憶
部からの読み出しに関する機構のみ示している）。処理
装置３１および３２からのアクセス要求２１または２２
は、これに対応したＷＳアクセス・レジスタ１または２
に保持され、ＷＳ用優先順位回路３にていずれか一方の
要求が選択された後、アドレス用切替回路５を経てＷＳ
要求償信号０が送られ中間記憶７をアクセスする。
を示すものである（第１図は説明を簡単にするため記憶
部からの読み出しに関する機構のみ示している）。処理
装置３１および３２からのアクセス要求２１または２２
は、これに対応したＷＳアクセス・レジスタ１または２
に保持され、ＷＳ用優先順位回路３にていずれか一方の
要求が選択された後、アドレス用切替回路５を経てＷＳ
要求償信号０が送られ中間記憶７をアクセスする。
この時、目的のデータが中間記憶７に存在しない場合Ｎ
ＩＷＳ （Ｎｏｔ １ｎＷｓ）信号２４が発行され。
ＩＷＳ （Ｎｏｔ １ｎＷｓ）信号２４が発行され。
主記憶アクセス制御回路８により、以前に発行した主記
憶部３７に対するアクセス処理が終了していれば主記憶
アクセス・レジスタ９に処理装置からのアクセス情報を
セットして主記憶部３７をアクセスする。もし以前のア
クセス処理が終了していなければ、この処理が終了する
のを待って主記憶部３７をアクセスする。主記憶アクセ
ス・レジスタ９に処理装置からのアクセス情報をセット
した時点でＷＳアクセス・レジスタ１（または２）をリ
セツトし、ＷＳ用優先順位回路３は次のアクセス要求を
選択する。
憶部３７に対するアクセス処理が終了していれば主記憶
アクセス・レジスタ９に処理装置からのアクセス情報を
セットして主記憶部３７をアクセスする。もし以前のア
クセス処理が終了していなければ、この処理が終了する
のを待って主記憶部３７をアクセスする。主記憶アクセ
ス・レジスタ９に処理装置からのアクセス情報をセット
した時点でＷＳアクセス・レジスタ１（または２）をリ
セツトし、ＷＳ用優先順位回路３は次のアクセス要求を
選択する。
次のアクセス要求に対するデータが中間記憶７に存在す
ればＮ４ＷＳ信号２４は発行されず。
ればＮ４ＷＳ信号２４は発行されず。
中間記憶７からデータが読み出される。このデータはＷ
Ｓ読み出しデータレジスタ１０に格納され。
Ｓ読み出しデータレジスタ１０に格納され。
読み出しデータ選択回路１１を経てアクセス要求元であ
る処理装置（３１または３２）Ｋ送られる。
る処理装置（３１または３２）Ｋ送られる。
ＷＳ読み出しデータレジスタ１０に読み出しデータが格
納された時点でＷＳアクセス・レジスタをリセットし、
ＷＳ用優先順位回路３はさらに次のアクセス要求を選択
する。次のアクセス要求に対するデータが中間記憶７に
存在しなげれば、ＮＩＷＳ信号２４が発行され、主記憶
部３７をアクセスするが、主記憶部３７は先のアクセス
要求を処理中であるためこのアクセス要求は待たされる
。一般に目的のデータはほとんどの場合中間記憶７に存
在するので、主記憶部３７へのアクセス中に中間記憶７
に対するアクセスが並行して処理される。
納された時点でＷＳアクセス・レジスタをリセットし、
ＷＳ用優先順位回路３はさらに次のアクセス要求を選択
する。次のアクセス要求に対するデータが中間記憶７に
存在しなげれば、ＮＩＷＳ信号２４が発行され、主記憶
部３７をアクセスするが、主記憶部３７は先のアクセス
要求を処理中であるためこのアクセス要求は待たされる
。一般に目的のデータはほとんどの場合中間記憶７に存
在するので、主記憶部３７へのアクセス中に中間記憶７
に対するアクセスが並行して処理される。
主記憶部３７では、２つの中間記憶部３５または３６か
らのアクセス要求２５または２６をこれに対応したＭＳ
アクセス・レジスタ１２または１３に保持し０ＭＳ用優
先順位回路１４にていずれか一方の要求を選択して主記
憶１５をアクセスする。主記憶１５からの読み出しデー
タは、ＭＳ読み出しデータレジスタ１６に格納され１選
択回路１７によりアクセス要求元である中間記憶部３５
マたは３６に送られろ。ここで主記憶１５からのデータ
読へ出しと並行ｔ、て主記憶制御回路１８では中間記憶
部の動作を制御する中間記憶動作抑止信号２７を作成し
、読み出しデータが到着するより前にアクセス元である
中間記憶部に送出する。
らのアクセス要求２５または２６をこれに対応したＭＳ
アクセス・レジスタ１２または１３に保持し０ＭＳ用優
先順位回路１４にていずれか一方の要求を選択して主記
憶１５をアクセスする。主記憶１５からの読み出しデー
タは、ＭＳ読み出しデータレジスタ１６に格納され１選
択回路１７によりアクセス要求元である中間記憶部３５
マたは３６に送られろ。ここで主記憶１５からのデータ
読へ出しと並行ｔ、て主記憶制御回路１８では中間記憶
部の動作を制御する中間記憶動作抑止信号２７を作成し
、読み出しデータが到着するより前にアクセス元である
中間記憶部に送出する。
中間記憶部３５では先に述べたように中間記憶７に対す
る処理を実行中であるが、中間記憶動作抑止信号２７を
受信すると中間記憶制御回路４はＷＳ用優先１頁位回路
３に対１．て次のアクセス要求選択を抑止させるため、
アドレス用切替回路５およびＷＢ２き込思データ用切替
回路６に対しては主記憶部３７からの読み出しデータを
中間記憶７に書と込むよう選択１−１主記憶部３７から
の読み出しデータを受けてこのデータを中間記憶７に書
き込み、これと並行して読み出しデータ選択回路１１に
対して主記憶部３７からの読み出しデータを選択し、ア
クセス要求元である処理装置に読人出し、データ２９を
送出した後、先のアクセス要求選択の抑止を解除して次
のアクセス要求を選択し処理する。
る処理を実行中であるが、中間記憶動作抑止信号２７を
受信すると中間記憶制御回路４はＷＳ用優先１頁位回路
３に対１．て次のアクセス要求選択を抑止させるため、
アドレス用切替回路５およびＷＢ２き込思データ用切替
回路６に対しては主記憶部３７からの読み出しデータを
中間記憶７に書と込むよう選択１−１主記憶部３７から
の読み出しデータを受けてこのデータを中間記憶７に書
き込み、これと並行して読み出しデータ選択回路１１に
対して主記憶部３７からの読み出しデータを選択し、ア
クセス要求元である処理装置に読人出し、データ２９を
送出した後、先のアクセス要求選択の抑止を解除して次
のアクセス要求を選択し処理する。
以上の動作を示したタイムチャートが＠２図である。す
なわち処理装置３１および３２から発行されるアクセス
要求が１１１にサービスされ、中間記憶７から読み出さ
れたデータはＷＳ読み出しレジスタ１０に格納された後
、読み出しデータ２９としてアクセス要求元へ送出され
る。要求されたデータが中間記憶７に存在しないときＮ
Ｉ＼■Ｓ信号２４が発行され、このアクセス要求が主記
憶アクセス・レジスタ９に設定され、主記憶部３７に対
してアクセス要求が送出される。主記憶Ｉ５から所望の
データを読み出すとき、中間記憶動作抑止信号２７が発
行され、続いて中間記憶７へのアクセス要求が一時的に
抑止されて、主記憶１５から読み出されたデータがアク
セス要求元へ送出されるとともに書き込みのために中間
記憶７がアクセスされ、その後アクセス要求抑止が解除
される。
なわち処理装置３１および３２から発行されるアクセス
要求が１１１にサービスされ、中間記憶７から読み出さ
れたデータはＷＳ読み出しレジスタ１０に格納された後
、読み出しデータ２９としてアクセス要求元へ送出され
る。要求されたデータが中間記憶７に存在しないときＮ
Ｉ＼■Ｓ信号２４が発行され、このアクセス要求が主記
憶アクセス・レジスタ９に設定され、主記憶部３７に対
してアクセス要求が送出される。主記憶Ｉ５から所望の
データを読み出すとき、中間記憶動作抑止信号２７が発
行され、続いて中間記憶７へのアクセス要求が一時的に
抑止されて、主記憶１５から読み出されたデータがアク
セス要求元へ送出されるとともに書き込みのために中間
記憶７がアクセスされ、その後アクセス要求抑止が解除
される。
へ発明の効果〕
本発明によれば、主記憶部の発行する中間記憶動作抑止
信号で中間記憶に対するアクセスを一時抑止し、主記憶
部からの読み出しデータの中間記憶への書き込みおよび
アクセス要求元へのデータ送出を行っているため次の効
果がある。
信号で中間記憶に対するアクセスを一時抑止し、主記憶
部からの読み出しデータの中間記憶への書き込みおよび
アクセス要求元へのデータ送出を行っているため次の効
果がある。
（１）読み出しに要する時間が一宇でない主記憶部への
アクセスと並行して中間記憶部へのアクセスがでさ、全
体の性能が向上する。
アクセスと並行して中間記憶部へのアクセスがでさ、全
体の性能が向上する。
（２）主記憶部からの読み出しデータを一時だくわえる
レジスタが不要となり、論理力１簡単になる。
レジスタが不要となり、論理力１簡単になる。
（３）主記憶部からの読み出しデータ到着後に待たされ
ることなく、アクセス要求元にデータが送出でき、目的
とするデータが中間記憶部にない場合でもアクセスタイ
ムの遅れを最小限におさえられる。
ることなく、アクセス要求元にデータが送出でき、目的
とするデータが中間記憶部にない場合でもアクセスタイ
ムの遅れを最小限におさえられる。
第１図は中間配憶部と主記憶部の構成を示すブロック図
、第２図１は中間記憶部と主記憶部の動作を示すタイム
チャート、第３図は処理装置・中間記憶部・主記憶部の
妻続状聾を示す構成図である。 １〜２・・・ＷＳアクセスレジスタ。 ３・・・ＷＳ用優先頃位回路。 ４・・・中間記１ば制御回路。 ５・・アドレス用切替回路。 ６・・・ＷＳ書き込みデータ用切替ｌ！Ｔｉ′ｌ略。 ７・・中間記１；黴。 ８・・主記憶アクセス制御回路。 １５・・・主記憶、１８・・・主記憶制御回路。 ２４・・・ＮｆＷＳ信号。 ２７・・・中間記憶動作抑止信号。 ３１〜３４・・・処理装置、３５〜３６・・中間記憶部
。 ３７・・・主記憶部。 第 ２ 図 第３図
、第２図１は中間記憶部と主記憶部の動作を示すタイム
チャート、第３図は処理装置・中間記憶部・主記憶部の
妻続状聾を示す構成図である。 １〜２・・・ＷＳアクセスレジスタ。 ３・・・ＷＳ用優先頃位回路。 ４・・・中間記１ば制御回路。 ５・・アドレス用切替回路。 ６・・・ＷＳ書き込みデータ用切替ｌ！Ｔｉ′ｌ略。 ７・・中間記１；黴。 ８・・主記憶アクセス制御回路。 １５・・・主記憶、１８・・・主記憶制御回路。 ２４・・・ＮｆＷＳ信号。 ２７・・・中間記憶動作抑止信号。 ３１〜３４・・・処理装置、３５〜３６・・中間記憶部
。 ３７・・・主記憶部。 第 ２ 図 第３図
Claims (1)
- 中間記憶部と主記憶部とアクセス発生元とを有し、前記
アクセス発生元からの要求データが中間記憶部にないと
き主記憶部へアクセスするシステムにおいて、主記憶部
から中間記憶部の他のアクセスを一時抑止させる中間記
憶動作抑止信号を発行する手段を主記憶部に設け、主記
憶部は読み出しデータ送出に先立ち中間記憶部に対して
前記中間記憶動作抑止信号を送出し、これによつて中間
記憶部はアクセス発生元から発行された中間記憶部への
他のアクセス要求の処理を一時抑止し、主記憶部からの
読み出しデータの受取り処理を行うことを特徴とするデ
ータ授受方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158208A JPS6219946A (ja) | 1985-07-19 | 1985-07-19 | デ−タ授受方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158208A JPS6219946A (ja) | 1985-07-19 | 1985-07-19 | デ−タ授受方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219946A true JPS6219946A (ja) | 1987-01-28 |
Family
ID=15666642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158208A Pending JPS6219946A (ja) | 1985-07-19 | 1985-07-19 | デ−タ授受方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219946A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593774A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | アクセス処理方式 |
| JPS6120154A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | メモリアクセス制御装置 |
-
1985
- 1985-07-19 JP JP60158208A patent/JPS6219946A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593774A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | アクセス処理方式 |
| JPS6120154A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | メモリアクセス制御装置 |
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