JPH05120195A - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPH05120195A JPH05120195A JP28343991A JP28343991A JPH05120195A JP H05120195 A JPH05120195 A JP H05120195A JP 28343991 A JP28343991 A JP 28343991A JP 28343991 A JP28343991 A JP 28343991A JP H05120195 A JPH05120195 A JP H05120195A
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- JP
- Japan
- Prior art keywords
- parameter
- request
- register
- data
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】データ転送の性能を向上させ、オーバーランの
確率も低下させる。 【構成】データバッファ制御回路２は、データバッファ
１の状況によりチャネル毎のリクエスト抑止信号ｅをパ
イプライン制御回路６に送出する。パイプライン制御回
路６は、リクエスト抑止信号ｅで、パラメータバッファ
７へパイプラインの前段（データ転送要求Ｆ／Ｆ３、パ
ラメータレジスタ４、チャネル番号レジスタ５）のデー
タを退避させるかどうかを制御する。また、パイプライ
ン制御回路６は、前段のデータとパラメータバッファ７
の退避データとから、パイプラインの後段（リクエスト
Ｆ／Ｆ８、パラメータレジスタ９、チャネル番号レジス
タ１０）への入力データを選択する。
確率も低下させる。 【構成】データバッファ制御回路２は、データバッファ
１の状況によりチャネル毎のリクエスト抑止信号ｅをパ
イプライン制御回路６に送出する。パイプライン制御回
路６は、リクエスト抑止信号ｅで、パラメータバッファ
７へパイプラインの前段（データ転送要求Ｆ／Ｆ３、パ
ラメータレジスタ４、チャネル番号レジスタ５）のデー
タを退避させるかどうかを制御する。また、パイプライ
ン制御回路６は、前段のデータとパラメータバッファ７
の退避データとから、パイプラインの後段（リクエスト
Ｆ／Ｆ８、パラメータレジスタ９、チャネル番号レジス
タ１０）への入力データを選択する。
Description
【０００１】
【産業上の利用分野】本発明は入出力処理装置、特にデ
ータ転送のパイプライン制御を行う入出力処理装置に関
する。
ータ転送のパイプライン制御を行う入出力処理装置に関
する。
【０００２】
【従来の技術】従来のこの種の入出力処理装置は、主記
憶と複数のチャネルの間でデータ転送を行うためのチャ
ネル毎のデータバッファと、データバッファのデータの
読み書きを制御するデータバッファ制御回路と、チャネ
ルからのデータ転送要求を受け取るデータ転送要求Ｆ／
Ｆと、データ転送のパラメータを受け取る第１のパラメ
ータレジスタと、チャネル番号を受け取る第１のチャネ
ル番号レジスタと、デーアバッファ制御回路へリクエス
トを送出するリクエストＦ／Ｆと、データバッファ制御
回路へリクエストのパラメータを送出する第２のパラメ
ータレジスタと、データバッファ制御回路へリクエスト
のチャネル番号を示す第２のチャネル番号レジスタと、
リクエストに対するデータバッファ制御回路からの応答
が有ると第２のパラメータレジスタの値と第２のチャネ
ルレジスタの値をそれぞれ格納する第３のパラメータレ
ジスタと第３のチャネル番号レジスタとを有していて、
データ転送要求Ｆ／ＦとリクエストＦ／Ｆ、第１，第
２，第３の各パラメータレジスタ及び第１，第２，第３
の各チャネル番号レジスタがそれぞれパイプラインを構
成し、リクエストに対するデータバッファ制御回路から
の応答でデータ転送のパイプラインの進行を制御してい
た。
憶と複数のチャネルの間でデータ転送を行うためのチャ
ネル毎のデータバッファと、データバッファのデータの
読み書きを制御するデータバッファ制御回路と、チャネ
ルからのデータ転送要求を受け取るデータ転送要求Ｆ／
Ｆと、データ転送のパラメータを受け取る第１のパラメ
ータレジスタと、チャネル番号を受け取る第１のチャネ
ル番号レジスタと、デーアバッファ制御回路へリクエス
トを送出するリクエストＦ／Ｆと、データバッファ制御
回路へリクエストのパラメータを送出する第２のパラメ
ータレジスタと、データバッファ制御回路へリクエスト
のチャネル番号を示す第２のチャネル番号レジスタと、
リクエストに対するデータバッファ制御回路からの応答
が有ると第２のパラメータレジスタの値と第２のチャネ
ルレジスタの値をそれぞれ格納する第３のパラメータレ
ジスタと第３のチャネル番号レジスタとを有していて、
データ転送要求Ｆ／ＦとリクエストＦ／Ｆ、第１，第
２，第３の各パラメータレジスタ及び第１，第２，第３
の各チャネル番号レジスタがそれぞれパイプラインを構
成し、リクエストに対するデータバッファ制御回路から
の応答でデータ転送のパイプラインの進行を制御してい
た。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
処理装置では、複数のチャネルからのデータ転送要求は
パイプラインに入った順に処理され、リクエストに対す
るデータバッファ制御回路からの応答が無い場合、パイ
プラインの追越しが出来ないのでパイプラインが停止し
てしまう。従って、後から入った他のチャネルのデータ
転送が、処理可能にも係わらず、データ転送が出来ない
ので、データ転送の性能が低下すると共に、オーバーラ
ンの確率が高くなるという問題点がある。
処理装置では、複数のチャネルからのデータ転送要求は
パイプラインに入った順に処理され、リクエストに対す
るデータバッファ制御回路からの応答が無い場合、パイ
プラインの追越しが出来ないのでパイプラインが停止し
てしまう。従って、後から入った他のチャネルのデータ
転送が、処理可能にも係わらず、データ転送が出来ない
ので、データ転送の性能が低下すると共に、オーバーラ
ンの確率が高くなるという問題点がある。
【０００４】
【課題を解決するための手段】本発明の入出力処理装置
は、主記憶と複数のチャネルの間でデータ転送を行うた
めのチャネル毎のデータバッファと、前記データバファ
のデータの読み書きを制御するデータバッファ制御回路
と、チャネルからのデータ転送要求を受け取るデータ転
送要求Ｆ／Ｆと、データ転送のパラメータを受け取る第
１のパラメータレジスタと、チャネル番号を受け取る第
１のチャネル番号レジスタと、前記データバッファ制御
回路へリクエストを送出するリクエストＦ／Ｆと、前記
データバッファ制御回路へリクエストのパラメータを送
出する第２のパラメータレジスタと、前記データバッフ
ァ制御回路へリクエストのチャネル番号を示す第２のチ
ャネル番号レジスタと、リクエストに対する前記データ
バッファ制御回路からの応答が有ると第２のパラメータ
レジスタの値と第２のチャネルレジスタの値をそれぞれ
格納する第３のパラメータレジスタおよび第３のチャネ
ル番号レジスタと、前記データバッファ制御回路がリク
エストに対する応答を即時返せない場合リクエストを抑
止するためのチャネル毎のリクエスト抑止信号によりリ
クエストを送出できない時前記第１のパラメータレジス
タの値を格納する複数ワードのパラメータバッファと、
前記リクエスト抑止信号から前記第１のパラメータレジ
スタの値を前記第２のパラメータレジスタへセットする
か前記パラメータバッファへセットし、かつ、前記第２
のパラメータレジスタに前記第１のパラメータレジスタ
の値をセットするか前記パラメータバッファのどのワー
ドの値をセットするかを制御するパイプライン制御回路
とを具備することを特徴とする。
は、主記憶と複数のチャネルの間でデータ転送を行うた
めのチャネル毎のデータバッファと、前記データバファ
のデータの読み書きを制御するデータバッファ制御回路
と、チャネルからのデータ転送要求を受け取るデータ転
送要求Ｆ／Ｆと、データ転送のパラメータを受け取る第
１のパラメータレジスタと、チャネル番号を受け取る第
１のチャネル番号レジスタと、前記データバッファ制御
回路へリクエストを送出するリクエストＦ／Ｆと、前記
データバッファ制御回路へリクエストのパラメータを送
出する第２のパラメータレジスタと、前記データバッフ
ァ制御回路へリクエストのチャネル番号を示す第２のチ
ャネル番号レジスタと、リクエストに対する前記データ
バッファ制御回路からの応答が有ると第２のパラメータ
レジスタの値と第２のチャネルレジスタの値をそれぞれ
格納する第３のパラメータレジスタおよび第３のチャネ
ル番号レジスタと、前記データバッファ制御回路がリク
エストに対する応答を即時返せない場合リクエストを抑
止するためのチャネル毎のリクエスト抑止信号によりリ
クエストを送出できない時前記第１のパラメータレジス
タの値を格納する複数ワードのパラメータバッファと、
前記リクエスト抑止信号から前記第１のパラメータレジ
スタの値を前記第２のパラメータレジスタへセットする
か前記パラメータバッファへセットし、かつ、前記第２
のパラメータレジスタに前記第１のパラメータレジスタ
の値をセットするか前記パラメータバッファのどのワー
ドの値をセットするかを制御するパイプライン制御回路
とを具備することを特徴とする。
【０００５】
【実施例】次に本発明の入出力処理装置について図面を
参照して説明する。図１は、本発明の一実施例のブロッ
ク図である。
参照して説明する。図１は、本発明の一実施例のブロッ
ク図である。
【０００６】図１において、データバッファ１は、主記
憶と複数のチャネルの間に位置し、チャネル対応にデー
タ格納領域を持つ。主記憶とデータバッファ１間、デー
タバッファ１とチャネル間とでは独立してデータ転送を
行う。
憶と複数のチャネルの間に位置し、チャネル対応にデー
タ格納領域を持つ。主記憶とデータバッファ１間、デー
タバッファ１とチャネル間とでは独立してデータ転送を
行う。
【０００７】データバッファ制御回路２は、リクエスト
Ｆ／Ｆ８、パラメータレジスタ９及び、チャネル番号レ
ジスタ１０の情報からパイプライン制御回路６へリクエ
ストの応答信号ｄを返し、データバッファ１の読みだ
し、書き込みを制御する。また、データバッファ１のデ
ータ格納状況を管理し、データバッファ１とチャネル間
でデータ転送が出来ないときは、パイプライン制御回路
６へチャネル対応のリクエスト抑止信号ｅを送出する。
Ｆ／Ｆ８、パラメータレジスタ９及び、チャネル番号レ
ジスタ１０の情報からパイプライン制御回路６へリクエ
ストの応答信号ｄを返し、データバッファ１の読みだ
し、書き込みを制御する。また、データバッファ１のデ
ータ格納状況を管理し、データバッファ１とチャネル間
でデータ転送が出来ないときは、パイプライン制御回路
６へチャネル対応のリクエスト抑止信号ｅを送出する。
【０００８】チャネル番号レジスタ５は、チャネル番号
レジスタ１０とチャネル番号レジスタ１２と共にパイプ
ラインを構成していて、データ転送を要求する複数のチ
ャネルの中から選ばれた１つのチャネル番号がセットさ
れる。
レジスタ１０とチャネル番号レジスタ１２と共にパイプ
ラインを構成していて、データ転送を要求する複数のチ
ャネルの中から選ばれた１つのチャネル番号がセットさ
れる。
【０００９】データ転送要求Ｆ／Ｆ３は、リクエストＦ
／Ｆ８とパイプラインを構成していて、チャネル番号レ
ジスタ５で示すチャネルのデータ転送要求によりセット
される。
／Ｆ８とパイプラインを構成していて、チャネル番号レ
ジスタ５で示すチャネルのデータ転送要求によりセット
される。
【００１０】パラメータレジスタ４は、パラメータレジ
スタ９とパラメータレジスタ１１と共にパイプラインを
構成していて、チャネル番号レジスタ５が示すチャネル
のデータ転送要求のパラメータがセットされる。
スタ９とパラメータレジスタ１１と共にパイプラインを
構成していて、チャネル番号レジスタ５が示すチャネル
のデータ転送要求のパラメータがセットされる。
【００１１】パイプライン制御回路６は、大別して２つ
の機能を持つ。１つは、データバッファ制御回路２から
送出されるチャネル対応のリクエスト抑止信号ｅで、デ
ータ転送要求Ｆ／Ｆ３とパラメータレジスタ４及び、チ
ャネル番号レジスタ５のデータをパラメータバッファ１
に格納するかどうかを制御する機能である。２つ目は、
パイプラインの次段（それぞれリクエストＦ／Ｆ８、パ
ラメータレジスタ９、チャネル番号レジスタ１０）にセ
ットするデータを、パイプラインの前段（それぞれデー
タ転送要求Ｆ／Ｆ３、パラメータレジスタ４、チャネル
番号レジスタ５）とパラメータバッファ７とから選択す
る機能である。
の機能を持つ。１つは、データバッファ制御回路２から
送出されるチャネル対応のリクエスト抑止信号ｅで、デ
ータ転送要求Ｆ／Ｆ３とパラメータレジスタ４及び、チ
ャネル番号レジスタ５のデータをパラメータバッファ１
に格納するかどうかを制御する機能である。２つ目は、
パイプラインの次段（それぞれリクエストＦ／Ｆ８、パ
ラメータレジスタ９、チャネル番号レジスタ１０）にセ
ットするデータを、パイプラインの前段（それぞれデー
タ転送要求Ｆ／Ｆ３、パラメータレジスタ４、チャネル
番号レジスタ５）とパラメータバッファ７とから選択す
る機能である。
【００１２】パラメータバッファ７は、チャネル番号と
データ転送要求とパラメータを書き込み指示信号ｃによ
り格納し、チャネル対応のデータ転送要求信号ａのパイ
プライン制御回路６に送出し、パイプライン制御回路６
が選択したチャネル番号でパラメータ読みだし信号ｂを
送出する。
データ転送要求とパラメータを書き込み指示信号ｃによ
り格納し、チャネル対応のデータ転送要求信号ａのパイ
プライン制御回路６に送出し、パイプライン制御回路６
が選択したチャネル番号でパラメータ読みだし信号ｂを
送出する。
【００１３】次に、本例の動作について説明する。
【００１４】チャネルからのデータ転送要求により、デ
ータ転送要求Ｆ／３、パラメータレジスタ４及び、チャ
ネル番号レジスタ５にデータがセットされる。
ータ転送要求Ｆ／３、パラメータレジスタ４及び、チャ
ネル番号レジスタ５にデータがセットされる。
【００１５】パイプライン制御回路６は、チャネル番号
レジスタ５の示すチャネルに対する、データバッファ制
御回路２から送出されるリクエスト抑止信号ｅが有効だ
ったら、データ転送要求Ｆ／Ｆ３、パラメータレジスタ
４及び、チャネル番号レジスタ５の値をパラメータバッ
ファ７に格納する。
レジスタ５の示すチャネルに対する、データバッファ制
御回路２から送出されるリクエスト抑止信号ｅが有効だ
ったら、データ転送要求Ｆ／Ｆ３、パラメータレジスタ
４及び、チャネル番号レジスタ５の値をパラメータバッ
ファ７に格納する。
【００１６】また、パラメータバッファ７に既に格納さ
れているデータ転送要求の中で、リクエスト抑止信号ｅ
が無効になったチャネルの値をリクエストＦ／Ｆ８、パ
ラメータレジスタ９及び、チャネルば号レジスタ１０に
セットする。
れているデータ転送要求の中で、リクエスト抑止信号ｅ
が無効になったチャネルの値をリクエストＦ／Ｆ８、パ
ラメータレジスタ９及び、チャネルば号レジスタ１０に
セットする。
【００１７】しかし、リクエスト抑止信号ｅが無効だっ
たら、リクエストＦ／Ｆ８、パラメータレジスタ９及び
チャネル番号レジスタ１０に、データ転送要求Ｆ／Ｆ
３、パラメータレジスタ４及びチャネル番号レジスタ５
の値か、パラメータバッファ７に既に格納されているデ
ータ転送要求の中で、リクエスト抑止信号ｅが無効にな
ったチャネルの値の内、優先度の高い方をセットする。
たら、リクエストＦ／Ｆ８、パラメータレジスタ９及び
チャネル番号レジスタ１０に、データ転送要求Ｆ／Ｆ
３、パラメータレジスタ４及びチャネル番号レジスタ５
の値か、パラメータバッファ７に既に格納されているデ
ータ転送要求の中で、リクエスト抑止信号ｅが無効にな
ったチャネルの値の内、優先度の高い方をセットする。
【００１８】
【発明の効果】以上説明したように本発明は、データ転
送のパイプラインのデータを一時的に退避するパラメー
タバッファと、チャネル毎のリクエスト抑止信号でパラ
メータバッファを制御するパイプライン制御回路を付加
することにより、パイプラインに入った順番に係わら
ず、データ転送処理の可能なチャネルから実行されるの
で、データ転送の性能が向上し、オーバーランの確率も
低下する効果を有する。
送のパイプラインのデータを一時的に退避するパラメー
タバッファと、チャネル毎のリクエスト抑止信号でパラ
メータバッファを制御するパイプライン制御回路を付加
することにより、パイプラインに入った順番に係わら
ず、データ転送処理の可能なチャネルから実行されるの
で、データ転送の性能が向上し、オーバーランの確率も
低下する効果を有する。
【図１】本発明の一実施例のブロック図である。
１ データバッファ ２ データバッファ制御回路 ３ データ転送要求Ｆ／Ｆ ４ パラメータレジスタ ５ チャネル番号レジスタ ６ パイプライン制御回路 ７ 複数ワードのパラメータバッファ ８ リクエストＦ／Ｆ ９ パラメータレジスタ １０ チャネル番号レジスタ １１ パラメータレジスタ １２ チャネル番号レジスタ ａ チャネル毎のデータ転送要求信号 ｂ パラメータ信号 ｃ パラメータバッファの書き込み指示信号 ｄ リクエストの応答信号 ｅ チャネル毎のリクエスト抑止信号 ｆ データバッファ制御信号
Claims (1)
- 【請求項１】 主記憶と複数のチャネルの間でデータ転
送を行うためのチャネル毎のデータバッファと、 前記データバファのデータの読み書きを制御するデータ
バッファ制御回路と、 チャネルからのデータ転送要求を受け取るデータ転送要
求Ｆ／Ｆと、 データ転送のパラメータを受け取る第１のパラメータレ
ジスタと、 チャネル番号を受け取る第１のチャネル番号レジスタ
と、 前記データバッファ制御回路へリクエストを送出するリ
クエストＦ／Ｆと、 前記データバッファ制御回路へリクエストのパラメータ
を送出する第２のパラメータレジスタと、 前記データバッファ制御回路へリクエストのチャネル番
号を示す第２のチャネル番号レジスタと、 リクエストに対する前記データバッファ制御回路からの
応答が有ると第２のパラメータレジスタの値と第２のチ
ャネルレジスタの値をそれぞれ格納する第３のパラメー
タレジスタおよび第３のチャネル番号レジスタと、 前記データバッファ制御回路がリクエストに対する応答
を即時返せない場合リクエストを抑止するためのチャネ
ル毎のリクエスト抑止信号によりリクエストを送出でき
ない時前記第１のパラメータレジスタの値を格納する複
数ワードのパラメータバッファと、 前記リクエスト抑止信号から前記第１のパラメータレジ
スタの値を前記第２のパラメータレジスタへセットする
か前記パラメータバッファへセットし、かつ、前記第２
のパラメータレジスタに前記第１のパラメータレジスタ
の値をセットするか前記パラメータバッファのどのワー
ドの値をセットするかを制御するパイプライン制御回路
とを具備することを特徴とする入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28343991A JPH05120195A (ja) | 1991-10-30 | 1991-10-30 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28343991A JPH05120195A (ja) | 1991-10-30 | 1991-10-30 | 入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120195A true JPH05120195A (ja) | 1993-05-18 |
Family
ID=17665561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28343991A Pending JPH05120195A (ja) | 1991-10-30 | 1991-10-30 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120195A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007099586A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | リクエスト制御装置およびリクエスト制御方法 |
-
1991
- 1991-10-30 JP JP28343991A patent/JPH05120195A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007099586A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | リクエスト制御装置およびリクエスト制御方法 |
| US7849230B2 (en) | 2006-02-28 | 2010-12-07 | Fujitsu Limited | Overtake request control apparatus and overtake request control method |
| JP4802241B2 (ja) * | 2006-02-28 | 2011-10-26 | 富士通株式会社 | 要求制御装置および要求制御装置の制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |