JPS6113265B2 - - Google Patents
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- Publication number
- JPS6113265B2 JPS6113265B2 JP2847481A JP2847481A JPS6113265B2 JP S6113265 B2 JPS6113265 B2 JP S6113265B2 JP 2847481 A JP2847481 A JP 2847481A JP 2847481 A JP2847481 A JP 2847481A JP S6113265 B2 JPS6113265 B2 JP S6113265B2
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- access
- banks
- access requests
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Description
【発明の詳細な説明】
本発明は、データ処理装置等における主記憶制
御方式に関し、より詳細には前記データ処理装置
等において、主記憶制御装置から主記憶装置の複
数のバンクにアクセスする場合における主記憶制
御方式に関する。
御方式に関し、より詳細には前記データ処理装置
等において、主記憶制御装置から主記憶装置の複
数のバンクにアクセスする場合における主記憶制
御方式に関する。
従来、上述の如く主記憶装置と主記憶制御装置
とを有するデータ処理装置において、主記憶制御
装置から主記憶装置の複数のバンクにアクセスす
る要求があつた場合、次に示す如き方式による処
理を行なつていた。
とを有するデータ処理装置において、主記憶制御
装置から主記憶装置の複数のバンクにアクセスす
る要求があつた場合、次に示す如き方式による処
理を行なつていた。
第１の方式は、主記憶装置の全てのバンクがビ
ジー状態（アクセス要求信号を受付けた後、該ア
クセス動作が終了するまでの間の状態という。）
でなくなるのを待つて、前記主記憶装置の複数の
バンクに同時にまたは順次連続的にアクセス要求
を発行するというものである。これに図面によ
り、詳細に説明する。第１図は上述の従来技術を
示すブロツク図で、主記憶制御装置１１と主記憶
装置１２とから成るデータ処理装置１０を示して
いる。主記憶装置１２は、この場合４個のバンク
（BANK ０〜BANK ３）１３ａ〜１３ｄを有し
ており、主記憶制御装置１１は演算装置等からの
バンクアクセス要求を選択するプライオリテイ回
路１５、主記憶装置１２内の各バンクに対応する
バンクビジーラツチ（BANK BUSY ０〜BANK
BUSY ３）１４ａ〜１４ｄおよび該ラツチ１４
ａ〜１４ｄからの出力のNAND理論回路１６を有
している。
ジー状態（アクセス要求信号を受付けた後、該ア
クセス動作が終了するまでの間の状態という。）
でなくなるのを待つて、前記主記憶装置の複数の
バンクに同時にまたは順次連続的にアクセス要求
を発行するというものである。これに図面によ
り、詳細に説明する。第１図は上述の従来技術を
示すブロツク図で、主記憶制御装置１１と主記憶
装置１２とから成るデータ処理装置１０を示して
いる。主記憶装置１２は、この場合４個のバンク
（BANK ０〜BANK ３）１３ａ〜１３ｄを有し
ており、主記憶制御装置１１は演算装置等からの
バンクアクセス要求を選択するプライオリテイ回
路１５、主記憶装置１２内の各バンクに対応する
バンクビジーラツチ（BANK BUSY ０〜BANK
BUSY ３）１４ａ〜１４ｄおよび該ラツチ１４
ａ〜１４ｄからの出力のNAND理論回路１６を有
している。
この装置においては、主記憶制御装置１１から
主記憶装置１２の複数のバンクにアクセスする要
求があつた場合、主記憶制御装置１１のプライオ
リテイ回路１５では、前記複数のバンクの全ての
バンクビジー信号１７ａ〜１７ｄがビジー状態で
なくなつた場合に限つて、演算装置等からの前記
複数のバンクへのアクセス要求が発行可能とされ
るものである。しかし、このように全バンクのビ
ジー状態が解除されるのを持つのは、ロスタイム
が大きく、複数バンクアクセス時の読出しまたは
書込みの性能が低下するという重大な各点となる
ものであつた。
主記憶装置１２の複数のバンクにアクセスする要
求があつた場合、主記憶制御装置１１のプライオ
リテイ回路１５では、前記複数のバンクの全ての
バンクビジー信号１７ａ〜１７ｄがビジー状態で
なくなつた場合に限つて、演算装置等からの前記
複数のバンクへのアクセス要求が発行可能とされ
るものである。しかし、このように全バンクのビ
ジー状態が解除されるのを持つのは、ロスタイム
が大きく、複数バンクアクセス時の読出しまたは
書込みの性能が低下するという重大な各点となる
ものであつた。
また、第２の方式は、全てのバンクのビジー状
態解消を待つことなく、ビジー状態でなくなつた
（非ビジー状態の）バンクに対して個々にアクセ
ス要求を発行するというものである。この場合、
個々のバンクに対するアクセス要求は、他のアク
セス要求――マルチプロセツサ・システムであれ
ば、相手プロセツサからのアクセス要求時、ま
た、シングルプロセツサではチヤンネルによるア
クセス要求等――と通常の競合処理プログラムに
より処理され、特に、前記主記憶装置の複数のバ
ンクにアクセスするアクセス要求が優先して処理
されるわけではないので、前記複数バンクへのア
クセス要求がいつ実行されるのか、はつきりした
保証が得られないという欠点があり、やはり性能
の低下は避けられないものであつた。
態解消を待つことなく、ビジー状態でなくなつた
（非ビジー状態の）バンクに対して個々にアクセ
ス要求を発行するというものである。この場合、
個々のバンクに対するアクセス要求は、他のアク
セス要求――マルチプロセツサ・システムであれ
ば、相手プロセツサからのアクセス要求時、ま
た、シングルプロセツサではチヤンネルによるア
クセス要求等――と通常の競合処理プログラムに
より処理され、特に、前記主記憶装置の複数のバ
ンクにアクセスするアクセス要求が優先して処理
されるわけではないので、前記複数バンクへのア
クセス要求がいつ実行されるのか、はつきりした
保証が得られないという欠点があり、やはり性能
の低下は避けられないものであつた。
本発明の目的は従来の主記憶制御方式の上述の
如き欠点を除去し、複数バンクアクセス時の性能
を向上させた主記憶制御方式を提供することにあ
る。
如き欠点を除去し、複数バンクアクセス時の性能
を向上させた主記憶制御方式を提供することにあ
る。
本発明の上記目的は、他の装置からの各種のア
クセス要求を受付けてそれらのプライオリテイを
とり、その最高順位の出力によつて主記憶装置内
のバンクをアクセスする如く構成された主記憶制
御方式において、前記アクセス要求が前記主記憶
装置内の複数のバンクへのアクセス要求である場
合には、前記主記憶装置内の複数のバンクのうち
少くとも１つが非ビジー状態にあるときに該バン
クに対して前記アクセス要求を発行し、同時に該
アクセス要求のうちの残りのバンクへのアクセス
要求を、他のアクセス要求に優先させて実行する
如く制御するようにした主記憶制御方式によつて
達成される。
クセス要求を受付けてそれらのプライオリテイを
とり、その最高順位の出力によつて主記憶装置内
のバンクをアクセスする如く構成された主記憶制
御方式において、前記アクセス要求が前記主記憶
装置内の複数のバンクへのアクセス要求である場
合には、前記主記憶装置内の複数のバンクのうち
少くとも１つが非ビジー状態にあるときに該バン
クに対して前記アクセス要求を発行し、同時に該
アクセス要求のうちの残りのバンクへのアクセス
要求を、他のアクセス要求に優先させて実行する
如く制御するようにした主記憶制御方式によつて
達成される。
以下、本発明を図面を用いて詳細に説明する。
第２図は本発明の一実施例を示すデータ処理装
置のブロツク図である。図において、第１図と同
じ構成要素には同じ符号を付与してある。本実施
例に示すデータ処理装置は、主記憶制御装置２１
と主記憶装置１２とから成つており、主記憶装置
は第１図に示したと同様に４個のバンク（BANK
０〜BANK ３）１３ａ〜１３ｄを有している。
主記憶制御装置２１は、演算装置等からのバンク
アクセス要求を選択するプライオリテイ回路１
５、主記憶装置１２内の各バンクに対応するバン
クビジーラツチ（BANK BUSY ０〜BANK
BUSY ３）１４ａ〜１４ｄ、該ラツチ１４ａ〜
１４ｄからの出力のOR論理回路２６およびアク
セスビジーラツチ（ACCESS BUSY）２７を有
している。
置のブロツク図である。図において、第１図と同
じ構成要素には同じ符号を付与してある。本実施
例に示すデータ処理装置は、主記憶制御装置２１
と主記憶装置１２とから成つており、主記憶装置
は第１図に示したと同様に４個のバンク（BANK
０〜BANK ３）１３ａ〜１３ｄを有している。
主記憶制御装置２１は、演算装置等からのバンク
アクセス要求を選択するプライオリテイ回路１
５、主記憶装置１２内の各バンクに対応するバン
クビジーラツチ（BANK BUSY ０〜BANK
BUSY ３）１４ａ〜１４ｄ、該ラツチ１４ａ〜
１４ｄからの出力のOR論理回路２６およびアク
セスビジーラツチ（ACCESS BUSY）２７を有
している。
この装置においては、主記憶制御装置２１から
主記憶装置１２の複数のバンクにアクセスする要
求があつた場合、主記憶制御装置２１のプライオ
リテイ回路１５では、複数のバンクのうち１バン
クでもアクセスすると、前記複数のバンクに対す
るアクセス要求の残りのバンクに対するアクセス
要求を優先させるため、他のアクセス要求を抑止
する如く選択する。これをより詳細に説明する
と、主記憶制御装置２１内の前記バンクビジーラ
ツチ１４ａ〜１４ｄのうちに少くとも１個、非ビ
ジー状態でないラツチがあると、オア論理回路２
６を通して、前記複数のバンクに対するアクセス
要求がアンドゲート２８を通りプライオリテイ回
路１５に送られる。プライオリテイ回路１５から
出力される前記複数のバンクに対するアクセス要
求のうちの最初のアクセスにより、アクセスビジ
ーラツチ２７がセツトされ、これにより他の装置
からのアクセス要求を受付けるアンドゲート２９
ａ，２９ｂ，…は閉じられ、それらのアクセス要
求は無効とされる。
主記憶装置１２の複数のバンクにアクセスする要
求があつた場合、主記憶制御装置２１のプライオ
リテイ回路１５では、複数のバンクのうち１バン
クでもアクセスすると、前記複数のバンクに対す
るアクセス要求の残りのバンクに対するアクセス
要求を優先させるため、他のアクセス要求を抑止
する如く選択する。これをより詳細に説明する
と、主記憶制御装置２１内の前記バンクビジーラ
ツチ１４ａ〜１４ｄのうちに少くとも１個、非ビ
ジー状態でないラツチがあると、オア論理回路２
６を通して、前記複数のバンクに対するアクセス
要求がアンドゲート２８を通りプライオリテイ回
路１５に送られる。プライオリテイ回路１５から
出力される前記複数のバンクに対するアクセス要
求のうちの最初のアクセスにより、アクセスビジ
ーラツチ２７がセツトされ、これにより他の装置
からのアクセス要求を受付けるアンドゲート２９
ａ，２９ｂ，…は閉じられ、それらのアクセス要
求は無効とされる。
第２、第３の非ビジー状態バンクに対するアク
セスが実行されて、プライオリテイ回路１５から
前記複数のバンクに対するアクセス要求の最後の
アクセスが出力されると、アクセスビジーラツチ
２７がリセツトされ、これによりアンドゲート２
９ａ，２９ｂ，…が開かれ、他の装置からのアク
セス要求の受付けが再開可能となる。
セスが実行されて、プライオリテイ回路１５から
前記複数のバンクに対するアクセス要求の最後の
アクセスが出力されると、アクセスビジーラツチ
２７がリセツトされ、これによりアンドゲート２
９ａ，２９ｂ，…が開かれ、他の装置からのアク
セス要求の受付けが再開可能となる。
なお、上述の第２、第３…のバンクに対するア
クセス要求は、複数バンクが非ビジー状態となり
次第、順次またはランダムに処理することができ
ることは言うまでもない。
クセス要求は、複数バンクが非ビジー状態となり
次第、順次またはランダムに処理することができ
ることは言うまでもない。
以上述べた如く、本発明によれば、他の装置か
らの各種のアクセスを受付けてそれらのプライオ
リテイをとり、その最高順位の出力によつて主記
憶装置内のバンクをアクセスする如く構成された
主記憶制御方式において、前記アクセス要求が前
記主記憶装置内の複数のバンクへのアクセス要求
である場合には、前記主記憶装置内の複数のバン
クのうち少くとも１つが非ビジー状態にあるとき
に該バンクに対して前記アクセス要求を発行し、
同時に該アクセス要求のうちの残りのバンクへの
アクセス要求を、他のアクセス要求を抑止してこ
れに優先させて実行する如く制御するようにした
ので、複数バンクアクセス時の性能が大幅に向上
するという顕著な効果を奏するものである。
らの各種のアクセスを受付けてそれらのプライオ
リテイをとり、その最高順位の出力によつて主記
憶装置内のバンクをアクセスする如く構成された
主記憶制御方式において、前記アクセス要求が前
記主記憶装置内の複数のバンクへのアクセス要求
である場合には、前記主記憶装置内の複数のバン
クのうち少くとも１つが非ビジー状態にあるとき
に該バンクに対して前記アクセス要求を発行し、
同時に該アクセス要求のうちの残りのバンクへの
アクセス要求を、他のアクセス要求を抑止してこ
れに優先させて実行する如く制御するようにした
ので、複数バンクアクセス時の性能が大幅に向上
するという顕著な効果を奏するものである。
第１図は従来の主記憶制御方式を示すブロツク
図、第２図は本発明の一実施例を示すブロツク図
である。 １１，２１：主記憶制御装置、１２：主記憶装
置、１３ａ〜１３ｄ：バンク、１４ａ〜１４ｄ：
バンクビジーラツチ、１５：プライオリテイ回
路、２６：オアゲート、２７：アクセスビジーラ
ツチ、２８，２９ａ，２９ｂ：アンドゲート。
図、第２図は本発明の一実施例を示すブロツク図
である。 １１，２１：主記憶制御装置、１２：主記憶装
置、１３ａ〜１３ｄ：バンク、１４ａ〜１４ｄ：
バンクビジーラツチ、１５：プライオリテイ回
路、２６：オアゲート、２７：アクセスビジーラ
ツチ、２８，２９ａ，２９ｂ：アンドゲート。
Claims (1)
- １ 他の装置からの各種のアクセス要求を受付け
てそれらのプライオリテイをとり、その最高順位
の出力によつて、主記憶装置内のバンクをアクセ
スする如く構成された主記憶制御方式において、
前記アクセス要求が前記主記憶装置内に複数のバ
ンクへのアクセス要求できる場合には、前記主記
憶装置内の複数のバンクのうち少くとも１つが非
ビジー状態のあるときに該バンクに対して前記ア
クセス要求を発行し、同時に該アクセス要求のう
ちの残りのバンクへのアクセス要求を、他のアク
セス要求を抑止し、これに優先させて実行する如
く制御することを特徴とする主記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2847481A JPS57143655A (en) | 1981-03-02 | 1981-03-02 | Main storage controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2847481A JPS57143655A (en) | 1981-03-02 | 1981-03-02 | Main storage controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143655A JPS57143655A (en) | 1982-09-04 |
| JPS6113265B2 true JPS6113265B2 (ja) | 1986-04-12 |
Family
ID=12249638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2847481A Granted JPS57143655A (en) | 1981-03-02 | 1981-03-02 | Main storage controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57143655A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731634B2 (ja) * | 1985-05-13 | 1995-04-10 | 富士通株式会社 | メモリ調停制御装置 |
| JP4881510B2 (ja) * | 2001-03-23 | 2012-02-22 | ノリタケ伊勢電子株式会社 | ドットマトリックス型蛍光表示管 |
-
1981
- 1981-03-02 JP JP2847481A patent/JPS57143655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143655A (en) | 1982-09-04 |
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