JPH05108545A

JPH05108545A - Ｄｍａコントローラ

Info

Publication number: JPH05108545A
Application number: JP26664691A
Authority: JP
Inventors: Junichi Jimi; 淳一自見; Yutaka Ishikawa; 豊石川; Hidefumi Kurokawa; 秀文黒川
Original assignee: NEC Corp; NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC Corp; NEC IC Microcomputer Systems Co Ltd
Priority date: 1991-10-16
Filing date: 1991-10-16
Publication date: 1993-04-30
Anticipated expiration: 2016-08-27
Also published as: JP3202272B2

Abstract

(57)【要約】【目的】固定優先または回転優先順位方式のＤＭＡコン
トローラにおけるＤＲＡＭのページモードの転送スピー
ドを向上させる。【構成】各ＤＭＡ転送制御回路１０〜１３のデータアク
セス期間中は各チャンネルが他のチャンネルに対してバ
スを占有することを示すページモード転送状態信号ＰＭ
Ｏを出力し、この信号ＰＭＯを他のチャンネルからもら
った時、その回路自信がＤＭＡ転送に入ることを禁止す
るゲート回路１４，１５を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＭＡコントローラに
関し、特に、ＤＲＡＭのページモードをサポートする固
定優先順位および回転優先順位のＤＭＡコントローラに
関する。

【０００２】

【従来の技術】従来の複数メモリの固定優先順位による
ＤＭＡコントローラについて、図９（ａ），（ｂ）のブ
ロック図およびそのＤＭＡ転送制御回路のブロック図を
用いて説明する。図９（ａ）は、メモリのチャンネル数
が４チャンネルある優先順位固定のＤＭＡコントローラ
の場合を示している。ＤＭＡコントローラの内部構造
は、各チャンネルのＤＭＡ転送制御回路１０ｂ〜１３ｂ
と各チャンネルを優先順位順につなぐ優先順位に関する
制御線によって構成される。ここで各チャンネル（ＣＨ
０〜ＣＨ３）は、ＤＲＡＭのページモードをサポートし
ている。

【０００３】まず、ＤＲＡＭのページモードについて説
明する。図１０（ａ）はＤＲＡＭのページモードの場合
のＤＲＡＭからＣＰＵ周辺コントローラへのＤＭＡ転送
サイクルを示すタイミング図、図１０（ｂ）はページモ
ードではない通常モードのＤＲＡＭからＣＰＵ周辺コン
トローラへのＤＭＡ転送サイクルを示すタイミング図を
示す。

【０００４】図１０（ｂ）の通常のＤＲＡＭからのＤＭ
Ａ転送では、１回のＤＲＡＭアクセス毎に反転ＲＡＳ信
号の立下りに対するロウアドレスと、反転ＣＡＳ信号の
立下りに対するカラムアドレスを用意する必要がある。
これに対してページモードでは、図１０（ａ）に示すよ
うに、最初のアクセスで、ロウアドレスを書き込んで反
転ＲＡＳ信号を“０”にし続けていれば、２回目以降の
アクセスではカラムアドレスだけ用意すればよく、ＲＡ
Ｓの立下りに対するロウアドレスの設定分のアクセスタ
イムを削減することができる。

【０００５】次に、図９（ｂ）のチャンネル単位のＤＭ
Ａ転送制御回路１０ｂを説明する。この回路は、ＲＤ／
ＷＲ／ＤＡＫ生成回路２Ｃと、アドレスカウンタ３と、
ＡＮＤゲート４と、ＯＲゲート６とから構成される。

【０００６】優先順位制御入力信号ＰＲＩは、上位の優
先順位を持つチャンネルでＤＭＡ転送中であることを知
るための入力で、後で述べる優先順位制御出力信号ＰＲ
Ｏを上位の優先順位のチャンネルからもらっている。チ
ャンネル毎のＤＭＡ転送制御回路１０ｂ〜１３ｂは、信
号ＰＲＩが“０”の時、自分のＤＭＡ転送を行うことが
でき、その要求はＤＭＡ転送要求信号ＤＭＡＲＱから入
力される。優先順位制御出力ＰＲＯは、自分を含めた優
先順位上位のチャンネルでＤＭＡ転送中であることを下
位のチャンネルに知らせて、下位のチャンネルのＤＭＡ
転送を禁止する為の信号である。ＤＭＡ転送認識信号Ｄ
ＭＡＡＫの反転信号は、本チャンネルにつながるＣＰＵ
周辺コントローラに対するアクセスを選択する信号で、
ＣＰＵ周辺コントローラのチップセレクト信号に接続さ
れ、ＩＯＷＲ・ＩＯＲＤの反転信号は、それぞれＣＰＵ
周辺コントローラに対する書込み・読出し信号であり、
ＲＡＳ・ＣＡＳの反転信号は、ＤＲＭＡへのアクセス信
号であり、これらはＲＤ／ＷＲ／ＤＡＫ生成回路２ｃか
ら出力される。Ａ７−０は、アドレスカウンタ３から出
力されメモリに対するアドレスを示す信号である。

【０００７】各チャンネルを優先順位順につなぐ優先順
位に関する制御線について説明する。チャンネル単位の
ＤＭＡ転送制御回路１０ｂの優先順位制御入力信号ＰＲ
Ｉには、優先順位が一つ上位のチャンネルの優先順位制
御出力ＰＲＯにつながっており、自分より上位のチャン
ネルがＤＭＡ転送中であるか否かをチェックし、もし転
送中であれば、上述のＤＭＡ転送が終わってＰＲＩ入力
が“０”になるまで待ちつづける。このＰＲＩ信号が
“０”になると、ＲＤ／ＷＲ／ＤＡＫ生成回路２ｃが駆
動される。

【０００８】図１０（ａ）では、１チャンネルのＤＭＡ
転送が連続して生じていた場合を示したが、図１１で
は、複数のチャンネルが非同期にＤＭＡ転送を要求した
場合を示している。図１１でははじめＣＨ１でページモ
ードでのＤＲＡＭからＣＰＵ周辺コントローラへのＤＭ
Ａ転送が始まり、２回転送したことろで、優先順位が上
位のＣＨ０にＤＭＡ転送要求が発生して、ＤＭＡＲＱ０
が“１”になり、優先順位制御入力ＰＲ０が“１”にな
ったため、ＣＨ１はＤＭＡ転送をやめて、ＤＭＡ転送は
ＣＨ０に移っている。この例では、ＣＨ０のＤＭＡ転送
は、２回のみで終了しており、再びＣＨ１のＤＭＡ転送
が始まっている。

【０００９】ここで問題となる点は、ＤＭＡ転送がＣＨ
１だけであった場合と、ＣＨ１のＤＭＡ転送中にＣＨ０
のＤＭＡ転送が挿入された場合で、ＣＨ０のＤＭＡ転送
時間を除いたＣＨ１のＤＭＡ転送時間について着目した
ときに、ＣＨ０のＤＭＡ転送が挿入された場合には、反
転ＲＡＳ信号の立下りによるロウアドレスの設定サイク
ルが１回余分に必要になっているという点にある。

【００１０】また、従来の複数メモリの回転優先順位方
式によるＤＭＡコントローラについて、図１２（ａ），
（ｂ）を用いて説明する。図１２（ａ）は、チャンネル
数が４チャンネルある回転優先順位のＤＭＡコントロー
ラの場合を示している。回転優先順位とは、ＤＭＡ転送
を終えたチャンネルが最下位になるように優先順位が回
転することにより、特定のチャンネルによるＤＭＡ転送
の独占を防ぐことをねらったものである。ＤＭＡコント
ローラの構造は、各チャンネルのＤＭＡ転送制御回路１
０ｃ〜１３ｃと、各チャンネルを優先順位順につなぐ優
先順位に関する制御線と各チャンネルのＤＭＡ転送状況
を集めて優先順位を回転させる回転優先順位制御回路２
０とによって構成される。

【００１１】次に、図１２（ｂ）のチャンネル単位のＤ
ＭＡ転送制御回路１０ｃは、図９（ｂ）の回路に対して
ＤＭＡ転送状況出力信号ＴＭＯが付加されたものであ
る。優先順位制御入力ＰＲＩは、一つ上位の優先順位制
御出力ＰＲＯ信号と回転優先順位制御回路２０からの回
転優先順位制御信号ＣＰＣ０〜３との論理積をとった信
号をもらっている。ＤＭＡ転送状況出力ＴＭＯは、チャ
ンネルがＤＭＡ転送中であることを示す信号で、この信
号をもとに回転優先順位の制御に使用する。

【００１２】各チャンネルを優先順位順につなぐ優先順
位に関する制御線について説明する。チャンネル単位の
ＤＭＡ転送制御回路１０ｃの優先順位制御入力ＰＲＩに
は、優先順位が一つ上位のチャンネルの優先順位制御出
力ＰＲＯと回転優先順位制御回路２０からの回転優先順
位制御信号ＣＰＣ０〜ＣＰＣ３との論理積につながって
おり、自分より上位のチャンネルがＤＭＡ転送中である
かチェックし、もし転送中であれば、上位のＤＭＡ転送
が終わってＰＲＩ入力が“０”になるまで待ちつづけ
る。

【００１３】この時、回転優先順位制御回路２０からの
回転優先順位制御信号ＣＰＣ０〜ＣＰＣ３とは、これま
でＤＭＡ転送が行われたチャンネルを最下位の優先順位
にするための制御信号で、今までＤＭＡ転送していたチ
ャンネルの一つの下位のチャンネルに対する制御信号を
“０”とする。これによって、回転優先順位制御信号と
して“０”が入るチャンネルが最上位のチャンネルにな
る。

【００１４】図１３も複数のチャンネルが非同期にＤＭ
Ａ転送を要求した場合のタイミング図であり、図１１の
場合と同様の動作タイミングとなる。

【００１５】

【発明が解決しようとする課題】上述した従来のＤＭＡ
コントローラでは、あるチャンネルでＤＲＡＭのページ
モードを使ってのＤＭＡ転送中に、より優先順位の高い
ＤＭＡ転送要求が発生した場合、後者のＤＭＡ転送をす
ぐ開始するために、より優先順位の高いＤＭＡ転送要求
が頻発した場合、ページモードにおけるロウアドレスの
設定サイクルの省略というメリットがなくなってしまう
ため、通常のリードサイクルによるＤＭＡ転送と変わら
なくなってしまうという問題点がある。

【００１６】本発明の目的は、このような問題を解決
し、ページモードによる転送効率を維持することにより
トータルの転送スピードを向上させたＤＭＡコントロー
ラを提供することにある。

【００１７】

【課題を解決するための手段】本発明の構成は、複数の
メモリチャンネルを有し、これらメモリチャンネル間を
各ＤＭＡ転送制御回路により固定優先順位あるいは回転
優先順位をもって制御を行うＤＭＡコントローラにおい
て、前記各ＤＭＡ転送制御回路は、前記各メモリチャン
ネルのデータアクセス期間中に、他のメモリチャンネル
に対してバスを占有することを示すページモード転送状
態出力信号を出力することと、この転送状態出力信号を
優先順位が下位にあるチャンネルから入力した時、前記
各チャンネルがＤＭＡ転送に入ることを禁止するゲート
回路を備えることを特徴とする。

【００１８】本発明において、ページモード転送状態出
力信号が、各チャンネルが他のチャンネルに対してバス
を占有する期間を設定する連続転送カウンタの出力から
得ることもできる。

【００１９】

【実施例】図１（ａ），（ｂ）は本発明の一実施例を示
すブロック図および各チャンネルのＤＭＡ転送制御回路
のブロック図である。この実施例も、ＣＨ０〜ＣＨ３の
４つのチャンネルからなる固定優先順位のＤＭＡコント
ローラの例を示し、図９に対してＯＲゲート１４，１５
が付加されている。

【００２０】図１（ｂ）において、ＤＭＡ転送要求信号
ＤＭＡＲＱは、ＡＮＤゲート４により優先順位制御入力
ＰＲＩとページモード転送状態入力ＰＭＩがともに
“０”の時有効となり、ＲＤ／ＷＲ／ＤＡＫ生成回路２
を動かしてＤＭＡ転送を実現する。本チャンネルがペー
ジモードによるＤＭＡ転送に入り、ロウアドレスを設定
して反転ＲＡＳ信号を“０”にし続けている間は、ペー
ジモード転送状態信号ＰＭＯを“１”にして、自分より
上位にチャンネルに対してＤＭＡ転送に入ることを禁止
している。

【００２１】優先順位出力ＰＲＯは、自分を含めた上位
のチャンネルでＤＭＡ転送中であることを下位のチャン
ネルに知らせる信号で、下位のチャンネルでは、この信
号を前述したＰＲＩに入力することによりＤＭＡ転送を
禁止するのに使用している。この他の信号は、従来技術
で述べた内容と同じである。

【００２２】図１（ａ）において、各チャンネル１０〜
１３は、優先順位が上位のＤＭＡ転送状態を上位チャン
ネルのＰＲＯを自分のチャンネルのＰＲＩに入力し、自
分より上位がＤＭＡ転送中である場合、自分のＤＭＡ転
送を禁止している。ページモード転送状態入力ＰＭＩに
は、自分より優先順位が下位のページモード状態を入力
しており、これによって、自分が優先順位的にはＤＭＡ
転送可能な状態にあっても、下位がページモードによる
連続転送状態にある場合は、ＤＭＡ転送を持つようにし
ている。なお、最上位のチャンネル１０のＰＲＩには、
自分より上の優先順位がないために、常に“０”が入力
されており、また、チャンネル１３のＰＭＩには、自分
より下位のチャンネルがないために、常に“０”が入力
されている。

【００２３】図２は、本実施例の複数のチャンネルが非
同期にＤＭＡ転送を要求した場合のタイミング図を示し
ている。ここでは、ＣＨ１がＤＲＡＭのページモードに
よるＤＭＡ転送中に、優先順位が高いＣＨ０のＤＭＡ転
送要求が発生した場合を示している。

【００２４】初めに、ＣＨ１でＤＭＡ転送要求が発生し
て、ＤＭＡＲＱ１が“１”となる。この時点で、ＣＨ１
よりも上位のＣＨ０でＤＭＡ転送が行われておらず（Ｐ
Ｒ０＝“０”）、かつ自分より下位のチャンネルで、ペ
ージモードによるＤＭＡ転送が行われていない（ＤＭＯ
２＝ＰＭＯ３＝“０”）ため、ＣＨ１のＤＭＡ転送が始
まる。ＣＨ１が３回転送したところで、より優先順位の
高いＣＨ０にＤＭＡ転送要求が発生しＤＭＡＲＱ０が
“１”となるが、ページモード転送状態出力ＰＭＯ（Ｃ
Ｈ１）が“１”であるため、ＣＨ０のＰＭＩには、
“１”が入力されており、ＣＨ０はＤＭＡ転送を開始で
きない。

【００２５】ＣＨ１のＤＭＡ転送が進んで、ロウアドレ
スを書き換えるために反転ＲＡＳ信号が“１”になる
と、ページモード転送状態出力ＰＭＯ（ＣＨ１）は、
“０”になるため、ＣＨ０のページモード転送入力ＰＭ
Ｉ（ＣＨ０）には、“０”が入力され、ＤＭＡ転送が可
能となり、ＣＨ０はＤＭＡ転送を開始し、ＣＨ１はＤＭ
Ａ転送を中断する。ＣＨ０のＤＭＡ転送が終了すると、
ＰＲＯ＝“０”になるので、再びＣＨ１がＤＭＡ転送を
開始する。あとは、この例では、ＣＨ１のＤＭＡ転送が
終了するまでのタイミングが示されている。

【００２６】以上述べたように、従来のＤＭＡコントロ
ーラでは、優先順位の高いチャンネルにおいてＤＭＡ転
送要求が発生した場合、その時点でＤＭＡ転送を上位に
開け渡していたのに対して、本実施例のＤＭＡコントロ
ーラでは、ロウアドレスを書き換えるために反転ＲＡＳ
信号が“１”になるまで、待たせるようになっている。
尚、この発明では、ＤＲＡＭからＣＰＵ周辺コントロー
ラへのＤＭＡ転送について説明したが、ＣＰＵ周辺コン
トローラからＤＲＡＭへのＤＭＡ転送についても同様で
ある。

【００２７】図３は本発明の第２の実施例に用いられる
ＤＭＡ転送制御回路のブロック図である。この実施例
も、図１（ａ）のＣＨ０〜ＣＨ３の４つのチャンネルか
らなる固定優先順位のＤＭＡコントローラである。

【００２８】図３においては、図１（ｂ）のインバータ
５の代りにページモード転送状態信号ＰＭＯを出力する
連続転送カウンタ７が用いられている。この連続転送カ
ウンタ７は、本チャンネルがページモードによるＤＭＡ
転送に入ったとき、連続転送する値がロードされ、一回
ＤＭＡ転送する毎に１減算されてゆき、０となるまでペ
ージモード転送状態信号ＰＭＯを“１”にして、自分よ
り上位のチャンネルに対して、ＤＭＡ転送に入ることを
禁止している。

【００２９】図４は、本実施例の複数のチャンネルが非
同期にＤＭＡ転送を要求した場合のタイミング図であ
る。ここでは、ＣＨ１がＤＲＡＭのページモードによる
ＤＭＡ転送中に、優先順位が高いＣＨ０のＤＭＡ転送要
求が発生した場合を示し、ＣＨ１の連続転送数は「５」
で、ＣＨ０の連続転送数は「７」の場合を例にとってい
る。

【００３０】始めに、ＣＨ１でＤＭＡ転送要求が発生し
て、ＤＭＡＲＱ１が“１”となった。この時点で、ＣＨ
１よりも上位のＣＨ０でＤＭＡ転送が行われておらず
（ＰＲ０＝“０”）、かつ、自分より下位のチャンネル
で、ページモードによるＤＭＡ転送が行われていない
（ＰＭＯ２＝ＰＭＯ３＝“０”）ため、ＣＨ１のＤＭＡ
転送が始まる。

【００３１】この例では、ＣＨ１の連続転送数は、
「５」であるため、連続転送カウンタ７（ＣＨ１）は、
まず「５」がロードされ、ＤＭＡ転送１サイクル毎に１
減算されていっている。ＣＨ１の連続転送カウンタ７が
「３」のところで、より優先順位の高いＣＨ０にＤＭＡ
転送要求が発生しＤＭＡＲＱ０が“１”となったが、ペ
ージモード転送状態出力ＰＭＯ（ＣＨ１）が“１”であ
るため、ＣＨ０のＰＭＩには、“１”が入力されてお
り、ＣＨ０はＤＭＡ転送を開始できない。ＣＨ１のＤＭ
Ａ転送が進んで、連続転送カウンタ７が「０」になる
と、ページモード転送状態出力ＰＭＯ（ＣＨ１）は、
“０”になるため、ＣＨ０のページモード転送入力ＰＭ
Ｉ（ＣＨ０）には、“０”が入力され、ＤＭＡ転送が可
能となる。あとは、この例ではＣＨ０のＤＭＡ転送が終
了するまでのタイミングが示されている。

【００３２】以上述べたように、従来のＤＭＡコントロ
ーラでは、優先順位が高いチャンネルで、ＤＭＡ転送要
求が発生した場合、その時点でＤＭＡ転送を上位に開け
渡していたのに対して、本発明のＤＭＡコントローラで
は、連続転送カウンタ７の値が“０”になるまで、待た
せるようになっている。

【００３３】図５（ａ），（ｂ）は本発明の第３の実施
例を示すブロック図およびそのＤＭＡ転送制御回路のブ
ロック図であり、ＣＨ０〜ＣＨ３の４つのチャンネルか
らなる回転優先順位のＤＭＡコントローラの例を示して
いる。この回路は、従来例の図１２（ａ）に対しＯＲゲ
ート２５〜２８が付加され、図５（ｂ）においては、図
１（ｂ）に対してＤＭＡ転送状況出力信号ＴＭＯが付加
されている。ＤＭＡ転送要求信号ＤＭＡＲＱは、優先順
位制御入力ＰＲＩとページモード転送状態入力ＰＭＩが
ともに“０”の時有効となり、ＲＤ／ＷＲ／ＤＡＫ生成
回路２を動かして、ＤＭＡ転送を実現する。本チャンネ
ルがページモードによるＤＭＡ転送に入り、ロウアドレ
スを設定してＲＡＳ反転信号を“０”にし続けている間
は、ページモード転送状態信号ＰＭＯを“１”にして、
他のチャンネルに対して、ＤＭＡ転送に入ることを禁止
している。

【００３４】図５（ａ）において、各チャンネルは、優
先順位が上位のチャンネルのＤＭＡ転送状態を示す上位
チャンネルのＰＲＯと回転優先順位の制御回路２０から
の回転優先順位制御信号ＣＰＣ０〜ＣＰＣ３との論理積
を自分のチャンネルのＰＲＩに入力し、自分より上位の
チャンネルがＤＭＡ転送中である場合、自分のＤＭＡ転
送を禁止している。また、回転優先順位の制御信号は優
先順位が最上位のチャンネルに対して“０”が入力さ
れ、ＤＭＡ転送が完了したチャンネルを最下位にするよ
うに制御信号を出力する。

【００３５】ページモード転送状態入力ＰＭＩには、自
分以外のチャンネルのページモードによる転送状態を入
力しており、これによって、自分が優先順位的にはＤＭ
Ａ転送可能な状態にあっても、下位がページモードによ
る連続転送状態にある場合は、ＤＭＡ転送に入ることを
待つようにしている。

【００３６】図６は、本実施例での複数のチャンネルが
非同期にＤＭＡ転送を要求した場合のタイミング図であ
り、ＣＨ１がＤＲＡＭのページモードによるＤＭＡ転送
中に、優先順位が高いＣＨ０のＤＭＡ転送要求が発生し
た場合を示している。

【００３７】初期状態は、ＣＨ０の優先順位が最上位な
のでＣＰＣＯは“０”である。ＣＨ１でＤＭＡ転送要求
が発生して、ＤＭＡＲＱ１が“１”となった。この時点
で、ＣＨ１よりも上位のＣＨ０でＤＭＡ転送が行われて
おらず（ＲＰ０＝“０”）、かつ自分以外のチャンネル
で、ページモードによるＤＭＡ転送が行われていない
（ＰＭＯ０＝ＰＭＯ２＝ＰＭＯ３＝“０”）ため、ＣＨ
１のＤＭＡ転送が始まった。ＣＨ１が３回転送したこと
ろで、より優先順位の高いＣＨ０のＤＭＡ転送要求が発
生しＤＭＡＲＱ０が“１”となったが、ページモード転
送状態出力ＰＭＯ（ＣＨ１）が“１”であるため、ＣＨ
０のＰＭＩには、“１”が入力されており、ＣＨ０はＤ
ＭＡ転送を開始できない。

【００３８】ＣＨ１のＤＭＡ転送が進んで、ロウアドレ
スを書き換えるために反転ＲＡＳが“１”になると、ペ
ージモード転送状態出力ＰＭＯ（ＣＨ１）は、“０”に
なるため、ＣＨ０のページモード転送入力ＰＭＩ（ＣＨ
０）には、“０”が入力され、ＤＭＡ転送が可能とな
り、ＣＨ０はＤＭＡ転送を開始し、ＣＨ１はＤＭＡ転送
を中断する。ＣＨ０のＤＭＡ転送が終了すると、ＰＲ０
＝ＰＭＯ０＝“０”になり、回転優先順位制御信号ＣＰ
Ｃ１が“０”となるのでＣＨ１の優先順位が最上位とな
り、再びＣＨ１がＤＭＡ転送を開始する。この例では、
ＣＨ１のＤＭＡ転送が終了するまでのタイミングが示さ
れている。

【００３９】図７は本発明の第４の実施例を示すブロッ
ク図であり、図５（ａ）に対してＤＭＡ転送状況出力信
号ＴＭＯが削除されている。この場合、図３と同じＤＭ
Ａ転送制御回路１０が用いられている。

【００４０】図８は、本実施例で複数のチャンネルが非
同期にＤＭＡ転送を要求した場合のタイミング図であ
り、図４の場合と同様の動作をする。

【００４１】

【発明の効果】以上説明したように本発明は、各チャン
ネル毎に優先順位が下位のチャンネルまたは他のチャン
ネルの反転ＲＡＳ信号が“１”であることを上位に知ら
せ、または他のチャンネルの反転ＲＡＳ信号が“１”で
あることを各チャンネルに知らせて、上位のチャンネル
のＤＭＡ転送を禁止させることにより、下位のチャンネ
ルがページモードによるＤＭＡ転送中であった場合に上
位のチャンネルにＤＭＡ転送要求が発生してもこれを待
たせることができ、ＤＲＡＭのページモードによる転送
サイクルの削減を有効に維持することができるという効
果がある。

【図面の簡単な説明】

【図１】（ａ），（ｂ）は本発明の一実施例を示すブロ
ック図およびそのＤＭＡ転送制御回路のブロック図。

【図２】図１の動作を説明するタイミング図。

【図３】本発明の第２の実施例に用いるＤＭＡ転送制御
回路のブロック図。

【図４】図３の動作を説明するタイミング図。

【図５】（ａ），（ｂ）は本発明の第３の実施例を示す
ブロック図およびそのＤＭＡ転送制御回路のブロック
図。

【図６】図５の動作を説明するタイミング図。

【図７】本発明の第４の実施例を示すブロック図。

【図８】図７の動作を説明するタイミング図。

【図９】（ａ），（ｂ）は従来の固定優先順位方式のＤ
ＭＡコントローラの一例のブロック図およびそのＤＭＡ
転送制御回路のブロック図。

【図１０】（ａ），（ｂ）はＤＲＡＭのページモードお
よび通常モードのＤＭＡ転送サイクルのタイミング図。

【図１１】図９の動作を説明するタイミング図。

【図１２】（ａ），（ｂ）は従来の回転優先順位方式の
ＤＭＡコントローラの一例のブロック図およびそのＤＭ
Ａ転送制御回路のブロック図。

【図１３】図１２の動作を説明するタイミング図。

【符号の説明】

２，２ａ〜２ｃＲＤ／ＷＲ／ＤＡＫ生成回路３アドレスカウンタ４，２１〜２４ＡＮＤゲート５インバータ６，１４，１５，２５〜２８ＯＲゲート７連続転送カウンタ１０〜１３，１０ａ〜１３ａ，１０ｃ〜１３ｃＤＭ
Ａ転送制御回路２０回転優先順位制御回路ＤＭＡＲＱ０〜３ＤＭＡ転送要求信号ＤＭＡＡＫ０〜３ＤＭＡ転送認識信号ＩＯＷＲＣＰＵ周辺コントローラ書込信号ＩＯＲＤＣＰＵ周辺コントローラ読出信号ＲＡＳＤＲＡＭロウアドレス選択信号ＣＡＳＤＲＡＭカラムアドレス選択信号Ａ７〜０アドレス信号ＰＲ０〜３優先順位制御信号ＰＭ０〜３ページモード転送状態信号ＣＰＣ０〜３回転優先順位制御信号ＰＲＩ優先順位制御入力ＰＲＯ優先順位制御出力ＰＭＩページモード転送状態入力ＰＭＯページモード転送状態出力ＴＭＯＤＭＡ転送状況出力

フロントページの続き (72)発明者石川豊神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式会社内 (72)発明者黒川秀文東京都港区芝五丁目７番１号日本電気株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のメモリチャンネルを有し、これら
メモリチャンネル間を各ＤＭＡ転送制御回路により固定
優先順位あるいは回転優先順位をもって制御を行うＤＭ
Ａコントローラにおいて、前記各ＤＭＡ転送制御回路
は、前記各メモリチャンネルのデータアクセス期間中
に、他のメモリチャンネルに対してバスを占有すること
を示すページモード転送状態出力信号を出力すること
と、この転送状態出力信号を優先順位が下位にあるチャ
ンネルから入力した時、前記各チャンネルがＤＭＡ転送
に入ることを禁止するゲート回路を備えることを特徴と
するＤＭＡコントローラ。
【請求項２】ページモード転送状態出力信号が、各チ
ャンネルが他のチャンネルに対してバスを占有する期間
を設定する連続転送カウンタの出力から得られる請求項
１記載のＤＭＡコントローラ。