JPH07271663A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 任意のメモリアドレス範囲で大量のデータ転
送を正しくかつ高速にアクセスするバースト転送が可能
なメモリ制御回路を提供する。 【構成】 行アドレス監視回路１９は、昇順方向にアク
セスする場合には行アドレスの最大値、降順方向にアク
セスする場合には行アドレスの最小値を検出したとき検
出信号２０を出力する。メモリ制御信号生成回路１０
は、行アドレス監視回路１９から検出信号２０が出力さ
れない場合にはバースト転送の動作を継続させ、行アド
レス監視回路１９から検出信号２０が出力された場合に
はメモリ素子１２に対して一旦バースト転送の動作を終
了させる制御信号を通知し、その後に同一のバスマスタ
からアクセス要求があった場合にはメモリ素子１２に対
して当該バスマスタから出力された次の列アドレスを取
り込ませてバースト転送を再開する制御信号を通知す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、列アドレス入力と行ア
ドレス入力を備えるメモリ素子に対してバースト転送を
指示する制御信号を送出するメモリ制御回路に関する。

【０００２】

【従来の技術】近年、画像データに対して種々の編集処
理を施すことができる画像処理装置の開発が盛んであ
り、ワークステーションやパーソナルコンピュータにお
いても画像データに対して種々の編集処理を施すことが
できるようになってきている。そして、このような画像
処理装置においては画像データに対して編集処理を行う
ために、内部に１〜数ページ分の画像データを格納でき
る画像メモリを備えるのが通常である。

【０００３】ところで、画像データのデータ量は非常に
大きいものであり、１ページ当たり数Ｍバイトから数十
Ｍバイトにも及ぶことがある。そのために、画像メモリ
への画像データの書き込み、あるいは画像データからの
読み出しにかなりの時間を要することになるが、画像メ
モリに書き込みを行っている時間あるいは画像メモリか
ら読み出しを行っている時間には画像データに対して所
定の編集処理を実行することができないので、画像処理
装置のスループットが大幅に悪化してしまうという問題
がある。

【０００４】そこで、従来の画像処理装置においては、
画像メモリに画像データを書き込む際のデータ転送方式
及び画像メモリから画像データを読み出す際のデータ転
送方式として通常バースト転送が採用されている。

【０００５】バースト転送を用いたデータ転送制御方式
は、例えば、特開平１−２７１８６１号公報、特開平２
−２５０１３７号公報、特開平２−２５０１３８号公
報、特開平３−１６３６３８号公報に開示されている
が、画像メモリとしてはビット単価が安価なダイナミッ
クメモリが使用されることが多く、その場合にはダイナ
ミックメモリのページモード、スタティックカラムモー
ド、あるいはニブルモードを用いてバースト転送を行う
のが通常である。

【０００６】そこで、画像メモリとしてダイナミックメ
モリを用い、そのページモードを用いてバースト転送を
行う場合について説明すると次のようである。

【０００７】図１１において、１はバスマスタ、２はデ
ータバス、３はアドレスバス、４は双方向バスバッフ
ァ、５は列アドレス／行アドレス切替回路、６はメモリ
データバス、７は時分割アドレスバス（ＭＡＤＤ）、８
はアクセス調停回路、９は調停結果、１０はメモリ制御
信号生成回路、１１は制御信号、１２はダイナミックメ
モリ、１３、１４、１５はアクセス要求信号、１６、１
７、１８はアクセス応答信号を示す。

【０００８】図１１においては、ＣＰＵなどのバスマス
タ１は１個のみを図示しているが、一般的にはダイナミ
ックメモリ１２に対しては複数のバスマスタからアクセ
スがあるものであり、この図１１においては３つのアク
セス要求信号１３、１４、１５がある場合について描い
ている。アクセス調停回路８は、これら複数のバスマス
タからのアクセス要求信号１３、１４、１５について優
先順位の関係を入力設定されるようになっており、複数
のアクセス要求信号が同時に発生したときに、上記優先
順位の設定状態に基づいて調停を行って、その調停結果
９をメモリ制御信号生成回路１０に入力するものであ
る。

【０００９】いま、バスマスタ１が出力するバースト転
送のアクセス要求信号１４がアクティブで、かつ他のア
クセス要求信号１３及び１５の中でアクセス要求信号１
４よりも優先度が高いものがインアクティブであるとす
ると、アクセス調停回路８はバスマスタ１のアクセス要
求信号１４を選択して、そのアクセス要求を示す調停結
果９をメモリ制御信号生成回路１０に入力する。これに
より、メモリ制御信号生成回路１０がバースト転送のタ
イミングで制御信号１１をダイナミックメモリ１２に対
して出力するとともに、バスマスタ１に対して、当該バ
スマスタ１のアクセス要求が受け入れられたことを表す
アクセス応答信号１７を出力する。ここで、制御信号１
１は、ダイナミックメモリ１２を動かすための列アドレ
スストローブ（ＲＡＳ）信号あるいは行アドレスストロ
ーブ（ＣＡＳ）信号などである。また、アクセス調停回
路８によってアクセス要求信号１３あるいは１５が選択
されたときには、それぞれそれらのアクセス要求を出し
たバスマスタに対してアクセス応答信号１６あるいは１
８が出力されることになる。

【００１０】一方、バスマスタ１はデータバス２及びア
ドレスバス３を備えている。このデータバス２は双方向
バスバッファ４を介してダイナミックメモリ１２のメモ
リデータバス６に接続されている。またアドレスバス３
は列アドレス／行アドレス切り換え回路５を介してダイ
ナミックメモリ１２の時分割アドレスバス７に接続され
ている。

【００１１】そして、メモリ制御信号生成回路１０は、
調停結果９がバスマスタ１のアクセス要求を示している
間は、バスマスタ１に関してバースト転送を継続するも
のである。

【００１２】図１１に示すような従来例におけるバース
ト転送時の動作は次のようになる。バスマスタ１はダイ
ナミックメモリ１２との間でバースト転送を行おうとす
る場合、アドレスバス３にダイナミックメモリ１２に関
する列／行アドレス信号を出力するとともに、アクセス
要求信号１４を出力する。そして、上述したようにバス
マスタ１のアクセス要求を示す調停結果９が得られたと
きには、メモリ制御信号生成回路１０からアクセス応答
信号１７が出力されるとともに、ダイナミックメモリ１
２に対して制御信号１１としてまずＲＡＳ信号が出力さ
れ、このＲＡＳ信号のアクティブエッジにてアドレスバ
ス３に出力された列アドレスをダイナミックメモリ１２
に取り込ませる。次に、ＲＡＳ信号をアクティブに保っ
たまま引き続き制御信号１１としてＣＡＳ信号を出力す
る。そして、このＣＡＳ信号のアクティブエッジにてア
ドレスバス３に出力された行アドレスをダイナミックメ
モリ１２に取り込ませ、当該アドレスにアクセスする。

【００１３】その後、ＣＡＳ信号をインアクティブに
し、再度アクティブにするという操作により次の行アド
レスをダイナミックメモリ１２に取り込ませ、最初のア
クセスとは別のアドレスへのアクセスを行う。このよう
に、ＣＡＳ信号と行アドレスを順次入力することを繰り
返すことで連続した高速のアクセス、つまりバースト転
送を実現している。

【００１４】

【発明が解決しようとする課題】この従来のバースト転
送方式においては、上述した説明で明らかなとおり、ア
ドレスバス３上の列アドレスは、ＲＡＳ信号のアクティ
ブエッジにて最初に１回だけダイナミックメモリ１２に
入力されるものであり、以後、行アドレスが順次変更さ
れていっても、ダイナミックメモリ１２に取り込まれた
列アドレスの値は当該バースト転送の間は固定されるこ
とになる。したがって、逆にみれば、１回のバースト転
送中にアクセス可能なメモリ空間は、列アドレス固定の
状態で行アドレスの変化可能な範囲に限られることにな
る。

【００１５】具体的な数値を挙げて例を説明すれば、１
メガ×１ビット構成のダイナミックメモリを８個使用し
て１メガバイトのページメモリを構成した場合、列アド
レス固定で行アドレスを変化させることでアクセス可能
な範囲は、列アドレスが一定値（固定）で行アドレスが
最大値1024相当となる１キロバイトまでとなる。すなわ
ち、ダイナミックメモリの先頭アドレスからアクセスす
る場合、［列アドレス＝０番地／行アドレス＝０番地］
からアクセスされ、［列アドレス＝０番地／行アドレス
＝1023番地］までが１回のバースト転送でアクセス可能
になる最大の範囲となる。仮に、ダイナミックメモリの
途中のアドレス、例えば［列アドレス＝０番地／行アド
レス＝500 番地］からアクセスするとすれば、そこから
［列アドレス＝０番地／行アドレス＝1023番地］までの
範囲がアクセス可能となるものである。

【００１６】しかしながら、最近では数メガバイトから
数十メガバイトにも及ぶ大量のデータ転送を連続して行
うようなことが要求されることがある。そのような場合
には、メモリにアクセスしている途中で必ず行アドレス
が全て１（ハイレベル）のアドレスを通過した後、行ア
ドレスからの繰り上げ（キャリー）が発生するため、列
アドレスが変化しなければ正常なアクセスが行えないこ
とになる。ところが従来のバースト転送方式では、上述
したように列アドレスはＲＡＳ信号のアクティブエッジ
にて１回入力されるだけで固定されてしまうので、行ア
ドレスがどんどん変化していくと、既にアクセスが終了
したアドレスに対して２回目、３回目のアクセスを実行
してしまい、正常なデータ転送を行うことができないこ
ととなる。

【００１７】この様子を図１２によって具体的な例で説
明する。図１２は前述した例と同じように、１メガ×１
ビット構成のダイナミックメモリ５０を８個用いて１メ
ガバイトのページメモリを構成した例を示している。

【００１８】いま、［列アドレス＝０番地／行アドレス
＝０番地］から１キロバイト以上の範囲にわたってメモ
リアドレスにアクセスしてバースト転送を行う場合につ
いて考えると、最初に当該ページメモリ（ダイナミック
メモリ）には列アドレス＝０番地が入力されて固定さ
れ、列アドレス＝０番地のダイナミックメモリについて
行アドレスを繰り上げながらアクセスが行われていく。
そして、［列アドレス＝0番地／行アドレス＝1023番
地］までアクセスされると、行アドレスからの繰り上げ
が発生するため、バスマスタからのアドレスバス上には
［列アドレス＝１番地／行アドレス＝０番地］が出力さ
れることになる。したがって、本来的には次の列アドレ
ス＝１番地のダイナミックメモリの［列アドレス＝１番
地／行アドレス＝０番地］にアクセスしなければならな
いところである。しかしながら、当該ページメモリに取
り込まれた列アドレスは最初の０番地に固定されたまま
であり、改めてバスマスタ上の新しい列アドレス＝１番
地が取り込まれることはないから、ページメモリ上で
は、前にアクセスしていた列アドレス＝０番地のダイナ
ミックメモリの［列アドレス＝０番地（固定）／行アド
レス＝０番地］のメモリアドレスへ２回目のアクセスが
実行されてしまうのである。そして、そのまま当該ダイ
ナミックメモリのメモリアドレスに順次２回目のアクセ
スが行われていき、さらにアクセスが進んで、アドレス
バス上のアドレス信号が［列アドレス＝２番地／行アド
レス＝０番地］となれば、上記と同様の作用で同じダイ
ナミックメモリの［列アドレス＝０番地／行アドレス＝
０番地］のメモリアドレスへ３回目のアクセスが実行さ
れてしまうのである。このように、既にアクセスが終了
したアドレスに２回目、３回目のアクセスが実行される
ため、正常なデータ転送は行い得ない。

【００１９】上記の例は、メモリの連続したアドレスエ
リアに対して、アドレスの進行方向を昇順（小さいアド
レスから大きいアドレスへ進行する方向）でアクセスし
た場合について説明したものであるが、アドレスの進行
方向を降順（大きいアドレスから小さいアドレスへ進行
する方向）でアクセスした場合にも同様の問題が発生す
る。すなわち、降順の場合には、行アドレスが全て 0
（ローレベル）のアドレスを通過した後、行アドレスか
らの繰り下げ（ボロー）が発生し、やはり列アドレスが
アドレスバス上では変化するが、ダイナミックメモリ上
では固定されているため、この場合も上述した昇順の場
合と同様に、既にアクセスが終了したアドレスに対し
て、２回目、３回目のアクセスを実行してしまい、正常
なデータ転送を行うことができない。

【００２０】上述の不具合を回避するためには、従来で
は転送元のメモリアドレスや転送先のメモリアドレスと
転送単位とをバスマスタが管理し、行アドレスからの繰
り上げ（キャリー）／繰り下げ（ボロー）が発生するア
ドレスをまたぐバースト転送は行わないよう制御してい
る。すなわち、上述したように、バースト転送を正常に
行い得る範囲に制限が課せられることになる。

【００２１】このように、従来のバースト転送方式で
は、大量のデータ転送を行おうとすると行アドレスから
の繰り上げ（キャリー）あるいは繰り下げ（ボロー）が
発生するアドレスにおいて正常に転送を行うことができ
ず、高速に大量のデータ転送を行うバースト転送方式の
本来の目的さえも達成することができないという問題点
がある。

【００２２】また、正常なデータ転送を行おうとすれ
ば、転送元のメモリアドレスや転送先のメモリアドレス
と転送単位に制限が加わることとなり、任意のアドレス
間でバースト転送ができないという問題点がある。

【００２３】さらに、バスマスタにおいて、転送元のメ
モリアドレスや転送先のメモリアドレスと転送単位の管
理が煩雑になるという問題点もあった。

【００２４】本発明は上記課題を解決するためのもの
で、バスマスタにおける転送元のメモリアドレスや転送
先のメモリアドレス、また転送単位の管理を無くし、任
意のメモリアドレス範囲で大量のデータ転送を正しくか
つ高速にアクセスするバースト転送が可能なメモリ制御
回路を提供することを目的とする。

【００２５】

【課題を解決するための手段】このため本発明のメモリ
制御回路では、少なくとも一つのバスマスタからのアク
セス要求に基づいて列アドレス入力と行アドレス入力を
備えるメモリ素子に対してバースト転送を指示する制御
信号を送出するメモリ制御回路であって、前記メモリ素
子の連続したアドレスエリアに対してアドレスの昇順方
向にアクセスする場合には行アドレスの最大値、または
最大値に準ずる値を検出したときに検出結果信号を出力
し、アドレスの降順方向にアクセスする場合には行アド
レスの最小値、または最小値に準ずる値を検出したとき
に検出結果信号を出力する行アドレス監視手段と、行ア
ドレス監視手段から検出結果信号が出力されない場合に
はバースト転送の動作を継続させ、行アドレス監視手段
から検出結果信号が出力された場合にはメモリ素子に対
して一旦バースト転送の動作を終了させる制御信号を通
知し、その後に同一のバスマスタからアクセス要求があ
った場合にはメモリ素子に対して当該バスマスタから出
力された次の列アドレスを取り込ませてバースト転送を
再開する制御信号を通知するメモリ制御信号生成手段と
を備えることを特徴としている。

【００２６】

【作用】本発明では、行アドレス監視手段が設けられて
おり、メモリ素子へのアクセスが行われている間、行ア
ドレス入力が監視される。そして、昇順方向にアクセス
される場合には、行アドレスが最大値、例えば図１２に
示した具体例においては行アドレス＝1023番地、または
当該最大値に準ずる値になったとき、また降順方向にア
クセスされる場合には行アドレスが最小値、例えば図１
２の例では行アドレス＝０番地、または当該最小値に準
ずる値になったとき、検出結果信号が出力される。すな
わち、行アドレスの繰り上げ／繰り下げによって列アド
レス入力が変化する直前にこの検出結果信号が出力され
ることになる。

【００２７】この行アドレス監視手段から検出結果信号
が出力されると、一旦強制的にバースト転送が終了され
る。そして、バスマスタから依然としてアクセス要求が
継続している場合には、新しい列アドレス入力の値をメ
モリ素子に改めて取り込ませ、この新しい列アドレスの
値に基づいてバースト転送を再開するようにしている。
したがって、行アドレスからの繰り上げ／繰り下げが発
生するアドレスをまたぐバースト転送を行っても、同じ
メモリアドレスに何回もアクセスされるようなことはな
くなり、特別な制限が課せられることもなく、正常かつ
高速のバースト転送を行わせることができるものであ
る。また、このようなバースト転送の一旦停止、新しい
列アドレスの取り込み、バースト転送の再開という一連
の動作は行アドレス監視手段とメモリ制御信号生成手段
とによって行われ、バスマスタは一切関与しないため、
バスマスタの負荷を軽減することにもなる。

【００２８】

【実施例】以下、本発明の詳細を図面を参照しつつ一実
施例に基づいて説明する。図１は本発明の一実施例であ
るメモリ制御回路のブロック構成図を示している。図１
において、図１１と同じ番号は同じ内容を表しており、
１はバスマスタ、２はデータバス、３はアドレスバス、
４は双方向バスバッファ、５は列アドレス／行アドレス
切替回路、６はメモリデータバス、７は時分割アドレス
バス（ＭＡＤＤ）、８はアクセス調停回路、９は調停結
果、１０はメモリ制御信号生成回路、１１は制御信号、
１２はダイナミックメモリ、１３、１４、１５はアクセ
ス要求信号、１６、１７、１８はアクセス応答信号を示
す。さらに、１９は行アドレス監視回路、２０は検出結
果信号である。

【００２９】図１に示した実施例では、ダイナミックメ
モリ１２にアクセスするデバイスとして、バスマスタ１
を想定している。当該バスマスタ１はデータバス２及び
アドレスバス３を備える。このうち、データバス２は、
双方向バスバッファ４を介してダイナミックメモリ１２
のメモリデータバス６に接続されている。また、アドレ
スバス３は、列アドレス／行アドレス切替回路５を介し
てダイナミックメモリ１２の時分割アドレスバス７に接
続されている。さらに、当該アドレスバス３は行アドレ
ス監視回路１９にも接続されており、この行アドレス監
視回路１９の検出結果信号２０はメモリ制御信号生成回
路１０に入力されるように接続されている。

【００３０】一方、上記バスマスタ１から出力されるア
クセス要求信号１４は、他のデバイスから出力されるア
クセス要求信号１３や１５とともにアクセス調停回路８
に入力される。このアクセス調停回路８は、アクセス要
求信号１３、１４及び１５を予め定められたアクセス優
先順位に従って調停し、その調停結果９をメモリ制御信
号生成回路１０に出力する。そして、メモリ制御信号生
成回路１０は、バスマスタ１を含む各デバイスにアクセ
ス応答信号１６、１７、あるいは１８を出力するととも
に、調停結果９及び検出結果信号２０をもとにしてダイ
ナミックメモリ１２に対する制御信号１１を出力する。
この制御信号１１は、ダイナミックメモリ１２を動かす
ための列アドレスストローブ（ＲＡＳ）信号あるいは行
アドレスストローブ（ＣＡＳ）信号などである。

【００３１】なお、バスマスタ１は、他のメモリ等のデ
バイスと接続されており、応答信号のやりとりを通じ
て、それら他のデバイスとの間でデータ交換等を行うも
のである。

【００３２】次に、図１に示す一実施例の動作につい
て、図１から図９に基づいて詳しく説明する。なお、各
図に示した各信号のうち、ローアクティブの信号は各信
号の記号の先頭に”ｎ”をつけることで表現している。
また、本実施例におけるダイナミックメモリ１２は、１
メガ×１ビット構成のダイナミックメモリを８個使用し
て１メガバイトのメモリを構成する例を取り上げてい
る。さらに本実施例の動作に関する以下の説明では、バ
スマスタ１がダイナミックメモリ１２に対して、アドレ
ス進行方向が昇順のバースト転送の読出しアクセスを行
う場合について説明するが、降順方向にアクセスする場
合も、また書込みアクセスを行う場合も、同様の制御態
様が適用されることは言うまでもない。

【００３３】まず、図１において、バスマスタ１はアド
レスバス３にダイナミックメモリ１２を指し示すアドレ
ス（列アドレス及び行アドレス）を出力する。これと同
時に、バスマスタ１はアクセス要求信号１４をアクセス
調停回路８に出力する。バスマスタ１がＣＰＵの場合に
は、このアクセス要求信号１４はアドレスバス３に出力
されたアドレスをデコードしたチップセレクト信号であ
る場合が一般的である。また、バスマスタ１が画像処理
デバイスやハードディスクコントローラ等のインプット
／アウトプットデバイスである場合には、このアクセス
要求信号１４はダイレクトメモリアクセス（ＤＭＡ）リ
クエスト等となる。

【００３４】アクセス要求信号１４を入力されたアクセ
ス調停回路８では、予め定められたアクセス優先順位に
従い、各デバイスから送られてくるアクセス要求信号１
３，１４，１５を調停する。このアクセス調停回路８
は、原理的にはＮＯＴ回路、ＡＮＤ回路等の論理回路の
組合せで実現することができる。そのようなアクセス調
停回路８の一構成例を図２に示す。

【００３５】図２の構成例では、３つのアクセス要求信
号１３、１４、１５のうち、アクセス要求信号１３のア
クセス優先順位が最も高く、次いでアクセス要求信号１
４，アクセス要求信号１５の順に優先順位が与えられて
いる場合のものを示している。従って、アクセス要求信
号１３がアクティブとなった場合には、他のアクセス要
求信号１４，１５の状態の如何に拘わらず、アクセス要
求信号１３を表す調停結果９１がアクティブとなり、同
時に他の調停結果９２及び９３はインアクティブとなっ
て、最終的な出力としての調停結果９としては、上記調
停結果９１が出力されることとなる。

【００３６】また、アクセス要求信号１４がアクティブ
となったときに、より優先順位の高いアクセス要求信号
１３がインアクティブであれば、調停結果としては、ア
クティブ要求信号１５の状態の如何にかかわらず、アク
セス要求信号１４を表す調停結果９２がアクティブとな
る。このとき他の調停結果９１と９３はともにインアク
ティブとなるため、調停結果９としては、上記調停結果
９２が出力される。

【００３７】さらに、アクセス要求信号１５がアクティ
ブとなったとき、それよりも優先順位の高いアクセス要
求信号１３及び１４がともにインアクティブであれば、
このアクセス要求信号１５が受け付けられる。このとき
の調停結果９の状態は、調停結果９３のみがアクティブ
で、他の調停結果９１及び９２はともにインアクティブ
となる。

【００３８】ここで、図２に示した一構成例の動作をま
とめると、調停結果９１、９２、９３は排他制御されて
いることになる。以下に行う本実施例の説明では、この
図２に示した構成例からなるアクセス調停回路８を備え
たものとして説明を行うこととするが、一般的には、ア
クセス調停回路８に入力されるアクセス要求信号の数は
３つに限られるものでないことは言うまでもない。

【００３９】いま、バスマスタ１からのアクセス要求信
号１４がアクティブで、それより優先順位の高いアクセ
ス要求信号１３がインアクティブであるとすると、アク
セス調停回路８の出力である調停結果９としては、アク
セス要求信号１４を表す調停結果９２のみがアクティブ
となる。この調停結果９（９２）は、図１で説明したよ
うに、次段のメモリ制御信号生成回路１０に入力され
る。

【００４０】当該メモリ制御信号生成回路１０では、調
停結果９を受けて適切なタイミングでアクセス応答信号
１６、１７、１８及び制御信号１１を生成する。上記の
ように調停結果９として調停結果９２がアクティブとな
っている場合には、バスマスタ１に対するアクセス応答
信号１７のみがアクティブとなってバスマスタ１に入力
され、かつ制御信号１１がダイナミックメモリ１２に入
力される。このような動作を行うメモリ制御信号生成回
路１０の一構成例を図３に示す。

【００４１】図３において、調停結果９に関する全ての
調停結果９１、９２、及び９３がローアドレスストロー
ブ（ＲＡＳ）生成回路２４、カラムアドレスストローブ
（ＣＡＳ）生成回路２５、ライトイネーブル（ＷＥ）生
成回路２６、アウトプットイネーブル（ＯＥ）生成回路
２７に入力されている。そして、これらＲＡＳ生成回路
２４、ＣＡＳ生成回路２５、ＷＥ生成回路２６、ＯＥ生
成回路２７は、調停結果９１、９２、９３のうち、何れ
か一つの信号がアクティブになると、そのアクセス要求
に応じた適切なタイミングでダイナミックメモリに対す
る制御信号１１を生成する。

【００４２】図４には、上記ＲＡＳ生成回路２４の一構
成例を表す状態遷移図を示す。この図４では、ＡＲＡ、
ＡＲＢ、ＡＲＣはそれぞれ入力信号である調停結果９
１、９２、９３を表し、また、ＲＱＡ、ＲＱＢ、ＲＱＣ
は同じくアクセス要求信号１３、１４、１５を表し、さ
らに、ＣＡＤＤは検出結果信号２０を表している。また
図４では、これらの各記号の先頭に”−”記号を付ける
ことでこれらの各信号がインアクティブ状態にあること
を表し、各信号の記号の先頭に”−”記号を付けないこ
とでアクティブ状態にあることを表している。また、”
×”記号は論理積を、”＋”記号は論理和を表してい
る。

【００４３】図４のＲＡＳ生成回路２４は、調停結果９
１（ＡＲＡ）、９２（ＡＲＢ）、及び９３（ＡＲＣ）が
全てインアクティブである場合には２４０で示す待機状
態ＳＩをループしている。調停結果９１（ＡＲＡ）がア
クティブとなった場合には、２４１で示す状態ＳＡに遷
移し、アクセス要求信号１３（ＲＱＡ）の処理を行うた
めに適切なタイミングで図３に示すｎＲＡＳ信号３１を
生成する。調停結果９３（ＡＲＣ）がアクティブとなっ
た場合（注：この場合の条件は「−ＡＲＡ×−ＡＲＢ×
ＡＲＣ」とはしなくてよい。なぜなら、ＡＲＡ、ＡＲ
Ｂ、ＡＲＣは排他制御されているからである。）には、
２４３で示す状態ＳＣに遷移し、アクセス要求信号１５
（ＲＱＣ）の処理を行うために適切なタイミングでｎＲ
ＡＳ信号３１を生成する。どちらの場合にもｎＲＡＳ信
号３１の生成が終了すると待機状態ＳＩに戻る。なお、
アクセス要求信号１３（ＲＱＡ）及び１５（ＲＱＣ）に
より実行される処理の内容は、本実施例の動作には直接
関係なく、またバースト転送を行う場合には、状態Ｓ
Ａ、状態ＳＣは２４２で示す状態ＳＢと同様の動作とな
るため、ここでは状態ＳＡ及び状態ＳＣの動作について
は詳述しない。

【００４４】本実施例のものにおいて、調停結果９２
（ＡＲＢ）がアクティブになった場合（前述した調停結
果９３（ＡＲＣ）がアクティブとなった場合の”注”を
参照）には、ＲＡＳ生成回路２４はアクセス要求信号１
４（ＲＱＢ）の処理を行うために適切なタイミングでｎ
ＲＡＳ信号３１を生成する。より具体的に説明すれば、
図４において調停結果９２（ＡＲＢ）がアクティブとな
ったときに、ＲＡＳ生成回路２４は待機状態ＳＩから２
４２で示す状態ＳＢのうち２４４で示す状態ＳＢ１に遷
移し、ｎＲＡＳ信号３１をアサートする。この状態ＳＢ
１では調停結果９１（ＡＲＡ）、９２（ＡＲＢ）及び検
出結果信号２０（ＣＡＤＤ）をモニタしている。ここ
で、検出結果信号２０（ＣＡＤＤ）は、図１に示すよう
に行アドレス監視回路１９から出力されるものである。

【００４５】図４の状態ＳＢ１において、２４５に示す
ように調停結果９２（ＡＲＢ）がアクティブでかつ検出
結果２０（ＣＡＤＤ）がインアクティブ（すなわち−Ｃ
ＡＤＤ）の状態にある間は状態ＳＢ１をループし続け、
その結果としてｎＲＡＳ信号３１をアサートし続ける。
この状態は、２４６に示すような、状態ＳＢ１において
調停結果９２（ＡＲＢ）がインアクティブ（すなわち−
ＡＲＢ）または検出結果信号２０（ＣＡＤＤ）がアクテ
ィブという条件が満たされるまで維持される。そして、
この２４６で示すような条件が満たされると、２４７で
示す状態ＳＢ２に遷移し、ｎＲＡＳ信号３１をネゲート
する。

【００４６】図５に、状態ＳＢ１から次の状態への遷移
を表す真理値表の一例を示す。さらに、図５の真理値表
を簡略化したものを図６に示す。本実施例において、上
述した図４の状態ＳＢ１から次の状態への遷移は、図６
に示した簡略化した真理値表に基づいている。ただし、
図６の表中の項目２の調停結果９１（ＡＲＡ）＝０かつ
調停結果９２（ＡＲＢ）＝ 1という条件は、図２におい
て調停結果９１（ＡＲＡ）、調停結果９２（ＡＲＢ）が
排他制御されていることから、調停結果９２（ＡＲＢ）
＝ 1という条件と同等であるため、図４には調停結果９
２（ＡＲＢ）＝1という条件のみが反映されている。な
お、状態ＳＢ２からは無条件で待機状態ＳＩに戻る。

【００４７】以上、図３に示すＲＡＳ生成回路２４の構
成例について説明したが、同図に示されたＣＡＳ生成回
路２５、ＷＥ生成回路２６、ＯＥ生成回路２７について
も同様のシーケンスで回路を実現することができるた
め、ここではそれらの構成例についての詳細な説明は省
略する。

【００４８】図３に戻り、アクセス応答信号Ａ生成回路
２８には調停結果９１及び検出結果信号２０が入力され
ており、調停結果９１がアクティブになったときにだけ
アクセス応答信号１６を生成するために動作する。ま
た、アクセス応答信号Ｂ生成回路２９には調停結果９２
及び検出結果信号２０が入力されており、調停結果９２
がアクティブになったときにだけアクセス応答信号１７
を生成するために動作する。同様に、アクセス応答信号
Ｃ生成回路３０には調停結果９３及び検出結果信号２０
が入力されており、調停結果９３がアクティブになった
ときにだけアクセス応答信号１８を生成するために動作
する。これらのアクセス応答信号Ａ生成回路２８、アク
セス応答信号Ｂ生成回路２９、アクセス応答信号Ｃ生成
回路３０の具体的な構成例については、これらもＣＡＳ
生成回路２５等と同様に、図４に示すＲＡＳ生成回路２
４と同様のシーケンスで回路を実現することができるた
め、ここではそれらの構成例についての詳細な説明は省
略する。

【００４９】次に、図３中の各回路２４〜３０に入力さ
れている検出結果信号２０を生成、出力している図１中
の行アドレス監視回路１９について説明する。図７に行
アドレス監視回路１９の一構成例を示す。

【００５０】図７に示した一構成例において、行アドレ
ス監視回路１９は、行アドレスラッチ回路３６と、行ア
ドレス比較回路３８とから構成されている。行アドレス
ラッチ回路３６は、アドレスバス３のうち行アドレスに
相当するアドレス線を入力とし、これを行アドレスラッ
チクロック３５にてラッチする。行アドレスラッチクロ
ック３５としては図３に示すｎＣＡＳ信号３２をそのま
ま使用することができる。また、図１のバスマスタ１が
ＣＰＵである場合には、この行アドレスラッチクロック
３５として、当該ＣＰＵが出力するアドレスストローブ
信号やアドレスラッチイネーブル信号等を使用すること
も可能である。

【００５１】次に、行アドレス監視回路１９の動作を説
明すれば、次のようである。なお、以下の説明では、上
記行アドレスラッチクロック３５として、図３に示すｎ
ＣＡＳ信号３２を使用した場合を例として取り上げる。

【００５２】まず、図３に示すＣＡＳ生成回路２４がｎ
ＣＡＳ信号３２を出力すると、図７に示す行アドレスラ
ッチ回路３６はｎＣＡＳ信号３２のアクティブエッジ
（立ち下がりエッジ）にてアドレスバス３上の行アドレ
スをラッチする。ここではラッチされた10ビットの行ア
ドレスの値を000H（H は16進数を示す）として説明す
る。行アドレスラッチ回路３６によってラッチされた行
アドレス、すなわち図７に示したラッチアドレス３７
は、ｎＣＡＳ信号３２が再度アサートされるまでは変化
しない。つまり、１回の転送中は保持されていることと
なる。その後、アドレスバス３に出力されるアドレス、
特にアドレスバス３のうち行アドレスに相当するアドレ
ス線が変化すると、ｎＣＡＳ信号３２のアサート／ネゲ
ートが繰り返されてバースト転送が進行していくが、そ
の際、ｎＣＡＳ信号３２が再度アサートされるたびごと
にラッチアドレス３７が変化することとなる。

【００５３】このようにして取り込まれたラッチアドレ
ス３７は、行アドレス比較回路３８に入力される。この
行アドレス比較回路３８では、入力されたラッチアドレ
ス３７の全てのアドレス線を逐次、論理値 1、つまりハ
イレベルと比較している。そして、ラッチアドレス３７
の全てのアドレス線が 1でなければ、検出結果信号２０
は出力されず（インアクティブ）、ラッチアドレス３７
の全てのアドレス線が１になると検出結果信号２０が出
力（アクティブ）されるように構成されている。

【００５４】このようにバースト転送の進行中、ラッチ
アドレス３７は行アドレス比較回路３８によって逐次モ
ニタされるが、上述したとおり、行アドレスに相当する
アドレス線が全てハイレベル（3FFH）になるまでの間は
検出結果信号２０はインアクティブな状態に保持され
る。その後バースト転送が進み、行アドレスに相当する
アドレス線が全てハイレベル（3FFH）になると、そのと
きのｎＣＡＳ信号３２のアクティブエッジにてラッチさ
れたラッチアドレス３７は全て 1となるため、行アドレ
ス比較回路３８によって検出結果信号２０が出力され
る。

【００５５】なお、さらにバースト転送を続けると、次
の転送では行アドレスに相当するアドレス線は全てロー
（000H）となり、代わりに列アドレスに相当するアドレ
ス線が 1だけ繰り上げられる。そうするとラッチアドレ
ス３７は全てローとなるため、検出結果信号２０は再び
出力されなくなる。検出結果信号２０はこのように変化
するものであり、これが図１及び図３に示すメモリ制御
信号生成回路１０に供給される。

【００５６】なお、以上の説明では、行アドレス比較回
路３８はラッチアドレス３７が全てハイレベルになると
検出結果信号２０を出力するものとして説明したが、こ
のように行アドレスが全てハイレベルであることを検出
することは、バースト転送のアドレス進行方向が昇順の
場合に有効な方法である。逆にバースト転送のアドレス
進行方向が降順の場合には、行アドレスが全てローレベ
ルであることを検出するため、行アドレス比較回路３８
においてラッチアドレス３７が全てローレベルになった
とき検出結果信号２０が出力されるようにすることが有
効な方法となることは容易に理解されよう。しかし、い
ずれにしてもこれらの組み合わせに限定されるものでは
なく、要は列アドレスが繰り上がり／繰り下がりを生ず
る時点を検出できるように構成すれば良いものであるこ
とは言うまでもない。

【００５７】次に、図８及び図９に基づいて、これまで
説明してきた図１図示の一実施例の動作を説明する。図
８及び図９は、図１の一実施例の動作を説明するための
タイミングチャートである。図中、３桁の数字は10ビッ
トの列アドレスまたは行アドレスの値を16進数で表した
ものである。また、このタイミングチャートでは、メモ
リ素子１２のデータを読み出す場合について説明してい
る。

【００５８】まず、図８のタイミングチャートでは、１
回のバースト転送中に行アドレスからの繰り上げが発生
するアドレスをまたがなかった場合の各信号の生成関係
を示している。すなわち、アドレスバス３に、［列アド
レス＝001H／行アドレス＝001H］から［列アドレス＝00
1H／行アドレス＝005H］が出力された場合について説明
しており、この間、行アドレスの繰り上げは発生してお
らず、したがって列アドレスは変化していない。

【００５９】図８では、まずアクセス要求信号１４が発
生すると、調停回路８によって調停が行われる。この例
ではより優先順位の高いアクティブ要求信号１３が発生
していないため、調停結果９としてはアクセス要求信号
１４を表す調停結果９２が出力される。すると、メモリ
制御信号生成回路１０により、適当なタイミングでｎＲ
ＡＳ信号３１、ｎＣＡＳ信号３２、ｎＯＥ信号３４が制
御信号１１としてメモリ素子１２に入力されるととも
に、アクセス応答信号１７がバスマスタ１に対して出力
される。この例では、メモリ素子１２のデータを読み出
す場合について説明しているため、ｎＯＥ信号３４がア
クティブとされｎＷＥ信号３３がインアクティブとされ
ているが、書き込みアクセスの場合にはこれとは反対
に、ｎＷＥ信号３３がアクティブとなり、ｎＯＥ信号３
４がインアクティブとなるものである。

【００６０】メモリ素子１２では、ｎＲＡＳ信号３１が
入力されると、そのアクティブエッジ（立ち下がり）で
アドレスバス３上の列アドレス＝001Hを取り込み、ｎＲ
ＡＳ信号３１が持続する限り、その値を保持する。次
に、ｎＣＡＳ信号３２が入力されると、その最初のアク
ティブエッジ（立ち下がり）で最初の行アドレス＝001H
を取り込む。そして、これら取り込んだ列アドレスと行
アドレスの値に基づき、メモリ素子１２上で［列アドレ
ス＝001H／行アドレス＝001H］のアドレスにアクセスが
行われる。以下、ｎＣＡＳ信号３２がインアクティブ、
アクティブを繰り返し、そのアクティブエッジの各々で
順次新しい行アドレスが取り込まれ、次々と異なるアド
レスにアクセスが行われて、バースト転送が行われるこ
とになる。ところで、行アドレス監視回路１９でもｎＣ
ＡＳ信号３２のアクティブエッジ（立ち下がり）にて行
アドレスをラッチするが、その結果ラッチされたラッチ
アドレス３７は最初は001Hであり、さらにバースト転送
中に002H,003H,004H, …と変化していく。この図８で示
した例では、１回のバースト転送中、すなわちアクセス
要求信号１４がアクティブとなっている期間にはラッチ
アドレス３７は3FFHとならないため、行アドレス監視回
路１９からの検出結果信号２０はアクティブとならな
い。したがって、このバースト転送は中断されることが
なく、アクセス要求信号１４がネゲートされるまで継続
される。すなわち、メモリ素子１２に取り込まれた列ア
ドレス＝001Hの値は、このバースト転送の途中で変更さ
れない。そして、アクセス要求信号１４がネゲートされ
た後、正常にバースト転送を終了する。

【００６１】次に、図９に基づいて、１回のバースト転
送中に行アドレスからの繰り上げが発生するアドレスを
またいだ場合の動作について説明する。ここでは、［列
アドレス＝001H／行アドレス＝3FEH］から［列アドレス
002H／行アドレス002H］までのアドレスにアクセスする
場合の例について示している。図９における基本的な信
号生成のタイミングは、図８に基づいて説明したものと
同様である。

【００６２】図９では、図８の場合と同様に、ｎＲＡＳ
信号及びｎＣＡＳ信号の最初のアクティブエッジで列ア
ドレス＝001H、行アドレス＝3FEHがメモリ素子１２に取
り込まれ、この［列アドレス＝001H／行アドレス＝3FE
H］のアドレスからアクセスが開始される。一方、行ア
ドレス監視回路１９では、ｎＣＡＳ信号３２の最初のア
クティブエッジにて行アドレス＝3FEHをラッチアドレス
３７としてラッチし、以降このラッチアドレス３７はバ
ースト転送中に3FEH,3FFH,000H,001H,…と変化してい
く。すると、ラッチアドレス３７が3FFHとなるところ
で、図７に基づいて説明したように、行アドレス監視回
路１９の検出結果信号２０がアクティブとなる。このた
め、この検出結果信号２０を入力されているメモリ制御
信号生成回路１０内の各信号生成回路２４〜３０は、ア
クセス要求信号１４の処理を行うための動作を中断し、
結果としてバースト転送を強制的に一旦停止する。

【００６３】しかし、このバースト転送停止後も引き続
き調停結果９２がアクティブであるので、これら各信号
生成回路２４〜３０はこれを検出してアクセス要求信号
１４の処理を行うための動作を再起動し、バースト転送
を継続させようとする。そしてその際、まずｎＲＡＳ信
号３１がインアクティブからアクティブに変化するた
め、そのアクティブエッジ（立ち下がり）にて新しい列
アドレス＝002Hがメモリ素子１２に取り込まれることに
なる。その後ｎＣＡＳ信号によって行アドレスが000Hか
ら順次取り込まれることになるが、すでにメモリ素子１
２内に取り込まれた列アドレスが１つ繰り上げられてい
るため、新しいアドレスに正しくアクセスすることがで
きるものである。そして、アクティブ要求信号１４がネ
ゲートされたところで、バースト転送が正常に終了され
ることとなる。なお、以上の説明で明らかなとおり、こ
の一連の動作に関しては図１におけるバスマスタ１は何
の制御も行っておらず、行アドレス開始回路１９とメモ
リ制御信号生成回路１０とによって自動的に行われるも
のである。

【００６４】さらに、図１０に本発明の他の実施例構成
を示す。図１の一実施例構成では、行アドレス監視回路
１９において行アドレスを監視するための入力をアドレ
スバス３から取っていたのに対し、図１０の実施例で
は、同じ入力を時分割アドレスバス７から取っているも
のであり、他の構成は同じである。すなわち、図１の一
実施例構成のものでは、アドレスバス３のアドレス信号
のうち行アドレスに相当する部分を見て行アドレスを取
り込んでいるのに対し、図１０に示した実施例構成のも
のでは、列アドレス／行アドレス切替回路５が切り替え
て時分割アドレスバス７上に出す行アドレスを取り込ん
でいるものである。要するに、行アドレス監視回路１９
では行アドレスが取り込めれば良いのであり、どこから
行アドレスを取り込むかは本発明において本質的な問題
ではない。

【００６５】なお、本発明は上記各実施例に限定される
ものではなく、本発明の思想を逸脱しない限り色々な変
形が可能であることは言うまでもない。例えば、以上の
説明では、行アドレス監視回路１９が列アドレスの最大
値3FFHを検出したときに検出結果信号２０を出力するも
のとして説明したが、当該行アドレス監視回路１９の果
たすべき機能は列アドレスの繰り上がりの発生を検知す
ればよいのであるから、上記列アドレスの最大値3FFHに
準ずる値、例えば、3FEH等を検出したときに検出結果信
号２０を出力するようにしてもよい。

【００６６】また、上記各実施例では、ページモードを
用いてバースト転送を行う場合について説明したが、ス
タティックカラムモード、ニブルモードなどの他のモー
ドでバースト転送を行う場合にも適用できるものであ
る。

【００６７】さらに、既に述べたとおり、メモリ素子１
２へのアクセスを降順方向で行う場合でも同様に実施で
きる。なお、この場合には、行アドレス監視回路１９は
行アドレスの最小値、または最小値に準ずる値を検出し
たときに検出結果信号２０を出力する。さらには書き込
みアクセス、読み出しアクセスのいずれにも適用可能で
ある。

【００６８】

【発明の効果】以上のように本発明によれば、行アドレ
スからの繰り上げ／繰り下げが発生するアドレスをまた
いだ大量のデータ転送を行った場合でも、行アドレスか
らの繰り上げ／繰り下げが発生するアドレスを検出し、
列アドレスを自動更新できるようにしたので、転送元の
メモリアドレスや転送先のメモリアドレスと転送単位に
制限が課せられることなく、任意のアドレス間で正しく
かつ高速にバースト転送を行うことが可能となる。ま
た、そのための一連の制御をバスマスタの制御によらず
自動的に実行するようにしたため、バスマスタにおける
転送元のメモリアドレスや転送先のメモリアドレスと転
送単位の管理という煩雑な処理をなくすことも可能とな
る。結果として、オーバーヘッドが少なく信頼性の高い
メモリ制御回路を提供することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例構成を示す図である。

【図２】 本発明の一実施例構成におけるアクセス調停
回路の一構成例を示す図である。

【図３】 本発明の一実施例構成におけるメモリ制御信
号生成回路の一構成例を示す図である。

【図４】 本発明の一実施例構成におけるＲＡＳ生成回
路の一構成例を示す図である。

【図５】 本発明の一実施例構成におけるＲＡＳ生成回
路の動作を説明するための真理値表である。

【図６】 本発明の一実施例構成におけるＲＡＳ生成回
路の動作を説明するための簡略化された真理値表であ
る。

【図７】 本発明の一実施例構成における行アドレス監
視回路の一構成例を示す図である。

【図８】 本発明の一実施例構成の動作を説明するため
のタイムチャートである。

【図９】 本発明の一実施例構成の動作を説明するため
のタイムチャートである。

【図１０】 本発明の他の実施例構成を示す図である。

【図１１】 従来技術の構成を示す図である。

【図１２】 メモリ素子の構成例を示す図である。

【符号の説明】

１…バスマスタ、２…データバス、３…アドレスバス、
４…双方向バスバッファ、５…列アドレス／行アドレス
切替回路、６…メモリデータバス、７…時分割アドレス
バス、８…アクセス調停回路、９…調停結果、１０…メ
モリ制御信号生成回路、１１…制御信号、１２…ダイナ
ミックメモリ、１３、１４、１５…アクセス要求信号、
１６、１７、１８…アクセス応答信号、１９…行アドレ
ス監視回路、２０…検出結果信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも一つのバスマスタからのアクセ
   ス要求に基づいて列アドレス入力と行アドレス入力を備
   えるメモリ素子に対してバースト転送を指示する制御信
   号を送出するメモリ制御回路であって、 前記メモリ素子の連続したアドレスエリアに対してアド
   レスの昇順方向にアクセスする場合には行アドレスの最
   大値、または最大値に準ずる値を検出したときに検出結
   果信号を出力し、アドレスの降順方向にアクセスする場
   合には行アドレスの最小値、または最小値に準ずる値を
   検出したときに検出結果信号を出力する行アドレス監視
   手段と、 行アドレス監視手段から検出結果信号が出力されない場
   合にはバースト転送の動作を継続させ、行アドレス監視
   手段から検出結果信号が出力された場合にはメモリ素子
   に対して一旦バースト転送の動作を終了させる制御信号
   を通知し、その後に同一のバスマスタからアクセス要求
   があった場合にはメモリ素子に対して当該バスマスタか
   ら出力された次の列アドレスを取り込ませてバースト転
   送を再開する制御信号を通知するメモリ制御信号生成手
   段とを備えることを特徴とするメモリ制御回路。