JPH11184761A - リードモディファイライト制御システム - Google Patents
リードモディファイライト制御システムInfo
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- JPH11184761A JPH11184761A JP9350315A JP35031597A JPH11184761A JP H11184761 A JPH11184761 A JP H11184761A JP 9350315 A JP9350315 A JP 9350315A JP 35031597 A JP35031597 A JP 35031597A JP H11184761 A JPH11184761 A JP H11184761A
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- 238000012937 correction Methods 0.000 claims abstract description 33
- 230000015654 memory Effects 0.000 claims abstract description 28
- 238000012545 processing Methods 0.000 claims abstract description 8
- 230000004044 response Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 リードモディファイライトの処理において、
他のバンクをビジーにせず、スループットを向上させ
る。 【解決手段】 リクエスト制御部１３が、リードモディ
ファイライトリクエストを受け取ると、バンクビジー管
理部１４で当該バンクをビジーにする。バンク０制御部
１８〜バンク３制御部２１では、リードモディファイラ
イトリクエストにより、それぞれバンク０メモリ２６〜
バンク３メモリ２９からデータを読み出し、読み出しデ
ータ制御部３０を経由して、リードモディファイライト
制御部１５に転送する。リードモディファイライト制御
部１５では、読み出したデータと書き込みデータとをマ
ージしする。マージ結果のデータにリードモディファイ
ライト用エラー訂正コード生成部１７でチェックビット
を付加し、当該バンクに書き込む。この間、他のバンク
に対するリクエストを処理する。
他のバンクをビジーにせず、スループットを向上させ
る。 【解決手段】 リクエスト制御部１３が、リードモディ
ファイライトリクエストを受け取ると、バンクビジー管
理部１４で当該バンクをビジーにする。バンク０制御部
１８〜バンク３制御部２１では、リードモディファイラ
イトリクエストにより、それぞれバンク０メモリ２６〜
バンク３メモリ２９からデータを読み出し、読み出しデ
ータ制御部３０を経由して、リードモディファイライト
制御部１５に転送する。リードモディファイライト制御
部１５では、読み出したデータと書き込みデータとをマ
ージしする。マージ結果のデータにリードモディファイ
ライト用エラー訂正コード生成部１７でチェックビット
を付加し、当該バンクに書き込む。この間、他のバンク
に対するリクエストを処理する。
Description
【０００１】
【発明の属する技術分野】本発明は、リードモディファ
イライト制御システムに関し、特に、記憶装置のスルー
プット向上を実現するリードモディファイライト制御シ
ステムに関する。
イライト制御システムに関し、特に、記憶装置のスルー
プット向上を実現するリードモディファイライト制御シ
ステムに関する。
【０００２】
【従来の技術】従来、この種の記憶装置内のリードモデ
ィファイライト制御回路は、たとえば、「特開昭５４−
１０９３３３号公報」に示されるように、記憶装置のハ
ードウェアの削減を目的として用いられている。
ィファイライト制御回路は、たとえば、「特開昭５４−
１０９３３３号公報」に示されるように、記憶装置のハ
ードウェアの削減を目的として用いられている。
【０００３】図３は、この従来のリードモディファイラ
イト制御回路を示すブロック図である。図３を参照する
と、インタフェース制御部１０１は記憶部１０６のバン
ク０〜ｎのビジー状況を把握して、リクエストをバンク
レジスタ１０２に発行する。バンクレジスタ１０２では
リードモディファイライトリクエスト時の書き込みデー
タを格納する。
イト制御回路を示すブロック図である。図３を参照する
と、インタフェース制御部１０１は記憶部１０６のバン
ク０〜ｎのビジー状況を把握して、リクエストをバンク
レジスタ１０２に発行する。バンクレジスタ１０２では
リードモディファイライトリクエスト時の書き込みデー
タを格納する。
【０００４】リードモディファイライトリクエストを受
け取ると、データ選択回路１０３では、バンクレジスタ
１０２内に保持されているデータと書き込みデータと記
憶部１０６からエラー検出訂正回路１０５を介して読み
出されたデータとをマージしたデータを切り替えエラー
訂正コード発生回路１０４に送出する。
け取ると、データ選択回路１０３では、バンクレジスタ
１０２内に保持されているデータと書き込みデータと記
憶部１０６からエラー検出訂正回路１０５を介して読み
出されたデータとをマージしたデータを切り替えエラー
訂正コード発生回路１０４に送出する。
【０００５】エラー訂正コード発生回路１０４では、デ
ータ選択回路１０３からのデータに対してチェックビッ
トを付加し、記憶部１０６に送出する。
ータ選択回路１０３からのデータに対してチェックビッ
トを付加し、記憶部１０６に送出する。
【０００６】記憶部１０６においては、エラー訂正コー
ド発生回路１０４から送出されたデータが各バンク内に
共通に接続されているデータラインに載せられる。
ド発生回路１０４から送出されたデータが各バンク内に
共通に接続されているデータラインに載せられる。
【０００７】ここで、たとえば、バンク０リードモディ
ファイライト命令がインタフェース制御部より発行され
た場合について説明する。次々に連続の書き込み命令が
発行され、さらに、バンク０のデータに対してリードモ
ディファイライトリクエストが出されると、記憶部１０
６のバンク０から読み出されたデータがエラー検出訂正
回路１０５を経由し、データ選択回路１０３に読み出さ
れ、ここでバンクレジスタ１０２に保持されているデー
タとマージされ、記憶部１０６のバンク０に書き込まれ
る。このバンク０から読み出されて、書き込まれるまで
の時間全バンクをビジーとし、他のリクエストに対する
記憶部１０６の動作が待たされる。
ファイライト命令がインタフェース制御部より発行され
た場合について説明する。次々に連続の書き込み命令が
発行され、さらに、バンク０のデータに対してリードモ
ディファイライトリクエストが出されると、記憶部１０
６のバンク０から読み出されたデータがエラー検出訂正
回路１０５を経由し、データ選択回路１０３に読み出さ
れ、ここでバンクレジスタ１０２に保持されているデー
タとマージされ、記憶部１０６のバンク０に書き込まれ
る。このバンク０から読み出されて、書き込まれるまで
の時間全バンクをビジーとし、他のリクエストに対する
記憶部１０６の動作が待たされる。
【０００８】
【発明が解決しようとする課題】上述した従来の技術の
第１の問題点は、システム全体のスループットが低下す
ることである。その理由は、リードモディファイライト
リクエストにより、データを読み出してマージし、書き
込むまでの間、対象バンク以外のバンクもビジーにし、
他のリクエストに対する処理が待たされるからである。
第１の問題点は、システム全体のスループットが低下す
ることである。その理由は、リードモディファイライト
リクエストにより、データを読み出してマージし、書き
込むまでの間、対象バンク以外のバンクもビジーにし、
他のリクエストに対する処理が待たされるからである。
【０００９】第２の問題点は、バンクビジー制御が複雑
になり、ハードウェア量が増えることである。その理由
は、リードモディファイライトリクエストでマージされ
たデータを書き込む時にのみ全バンクをビジーにしなく
てはならいからである。
になり、ハードウェア量が増えることである。その理由
は、リードモディファイライトリクエストでマージされ
たデータを書き込む時にのみ全バンクをビジーにしなく
てはならいからである。
【００１０】本発明の目的は、リードモディファイライ
ト専用のエラー訂正コード生成部を設けることでデータ
の衝突をなくし、他のバンクのビジーを抑止し、システ
ムのスループットを向上させることである。
ト専用のエラー訂正コード生成部を設けることでデータ
の衝突をなくし、他のバンクのビジーを抑止し、システ
ムのスループットを向上させることである。
【００１１】
【課題を解決するための手段】本発明のリードモディフ
ァイライト制御システムは、通常の書き込みリクエスト
の書き込みデータに対するチェックビットを生成する書
き込みデータ用エラー訂正コード生成部と、リードモデ
ィファイライトリクエストのマージ結果の書き込みデー
タに対するチェックビットを生成するリードモディファ
イライト用エラー訂正コード生成部とを備え、リードモ
ディファイライトリクエスト処理に際し、当該バンクの
みをビジーとし、当該バンク以外に対するリクエストを
並列に処理する。
ァイライト制御システムは、通常の書き込みリクエスト
の書き込みデータに対するチェックビットを生成する書
き込みデータ用エラー訂正コード生成部と、リードモデ
ィファイライトリクエストのマージ結果の書き込みデー
タに対するチェックビットを生成するリードモディファ
イライト用エラー訂正コード生成部とを備え、リードモ
ディファイライトリクエスト処理に際し、当該バンクの
みをビジーとし、当該バンク以外に対するリクエストを
並列に処理する。
【００１２】本発明の第２のリードモディファイライト
制御システムは、前記第１のリードモディファイライト
制御システムであって、（ａ）上位装置からのリクエス
トおよび書き込みデータを受け付けるリクエスト制御部
と、（ｂ）前記リクエスト制御部で受け付けたリクエス
トに対応するバンクに対し、そのバンクがビジー（動作
中）であることを管理するバンクビジー管理部と、
（ｃ）通常の書き込みリクエストの書き込みデータに対
するチェックビットを生成する書き込みデータ用エラー
訂正コード生成部と、（ｄ）バンク単位の複数のバンク
メモリと、（ｅ）前記各バンクメモリの制御を行う前記
各バンクメモリに対応する複数のバンク制御部と、
（ｆ）前記バンクメモリから読み出された読み出しデー
タを選択する読み出しデータ制御部と、（ｇ）リードモ
ディファイライトリクエストに際し、前記リクエスト制
御部からの書き込みデータと前記読み出しデータ制御部
からの読み出しデータとをマージし、マージ結果のデー
タを生成するリードモディファイライト制御部と、
（ｈ）前記マージ結果のデータに対するチェックビット
を生成するリードモディファイライト用エラー訂正コー
ド生成部と、を有する。
制御システムは、前記第１のリードモディファイライト
制御システムであって、（ａ）上位装置からのリクエス
トおよび書き込みデータを受け付けるリクエスト制御部
と、（ｂ）前記リクエスト制御部で受け付けたリクエス
トに対応するバンクに対し、そのバンクがビジー（動作
中）であることを管理するバンクビジー管理部と、
（ｃ）通常の書き込みリクエストの書き込みデータに対
するチェックビットを生成する書き込みデータ用エラー
訂正コード生成部と、（ｄ）バンク単位の複数のバンク
メモリと、（ｅ）前記各バンクメモリの制御を行う前記
各バンクメモリに対応する複数のバンク制御部と、
（ｆ）前記バンクメモリから読み出された読み出しデー
タを選択する読み出しデータ制御部と、（ｇ）リードモ
ディファイライトリクエストに際し、前記リクエスト制
御部からの書き込みデータと前記読み出しデータ制御部
からの読み出しデータとをマージし、マージ結果のデー
タを生成するリードモディファイライト制御部と、
（ｈ）前記マージ結果のデータに対するチェックビット
を生成するリードモディファイライト用エラー訂正コー
ド生成部と、を有する。
【００１３】本発明の第３のリードモディファイライト
制御システムは、前記第２のリードモディファイライト
制御システムであって、リードモディファイライトリク
エストの処理時には、前記リードモディファイライト用
エラー訂正コード生成部からの書き込みデータおよびチ
ェックビットを選択し、リードモディファイライトリク
エスト以外のリクエストの処理時には、前記書き込みデ
ータ用エラー訂正コード生成部からの書き込みデータお
よびチェックビットを選択するセレクタを備える前記バ
ンク制御部を有する。
制御システムは、前記第２のリードモディファイライト
制御システムであって、リードモディファイライトリク
エストの処理時には、前記リードモディファイライト用
エラー訂正コード生成部からの書き込みデータおよびチ
ェックビットを選択し、リードモディファイライトリク
エスト以外のリクエストの処理時には、前記書き込みデ
ータ用エラー訂正コード生成部からの書き込みデータお
よびチェックビットを選択するセレクタを備える前記バ
ンク制御部を有する。
【００１４】本発明の第４のリードモディファイライト
制御システムは、前記第３のリードモディファイライト
制御システムであって、前記読み出しデータ制御部が、
リードモディファイライトリクエストの処理に際し、読
み出しデータを前記リードモディファイライト制御部に
転送し、リードリクエストに際しては、読み出しデータ
を前記上位装置に転送する。
制御システムは、前記第３のリードモディファイライト
制御システムであって、前記読み出しデータ制御部が、
リードモディファイライトリクエストの処理に際し、読
み出しデータを前記リードモディファイライト制御部に
転送し、リードリクエストに際しては、読み出しデータ
を前記上位装置に転送する。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図１を参照して詳細に説明する。図１は本発明の実施
形態を示すブロック図である。図１を参照すると、本発
明の実施の形態は記憶装置１１とＣＰＵを含む上位装置
１２とから構成される。
て図１を参照して詳細に説明する。図１は本発明の実施
形態を示すブロック図である。図１を参照すると、本発
明の実施の形態は記憶装置１１とＣＰＵを含む上位装置
１２とから構成される。
【００１６】記憶装置１１は、上位装置１２からのリク
エストで動作するためのリクエスト制御部１３と、バン
クビジー管理部１４と、リードモディファイライト制御
部１５と、書き込みデータ用エラー訂正コード生成部１
６と、リードモディファイライト用エラー訂正コード生
成部１７と、バンク０制御部１８と、バンク１制御部１
９と、バンク２制御部２０と、バンク３制御部２１と、
バンク０メモリ２６と、バンク１メモリ２７と、バンク
２メモリ２８と、バンク３メモリ２９と、読み出しデー
タ制御部３０とを有している。
エストで動作するためのリクエスト制御部１３と、バン
クビジー管理部１４と、リードモディファイライト制御
部１５と、書き込みデータ用エラー訂正コード生成部１
６と、リードモディファイライト用エラー訂正コード生
成部１７と、バンク０制御部１８と、バンク１制御部１
９と、バンク２制御部２０と、バンク３制御部２１と、
バンク０メモリ２６と、バンク１メモリ２７と、バンク
２メモリ２８と、バンク３メモリ２９と、読み出しデー
タ制御部３０とを有している。
【００１７】また、バンク０制御部１８〜バンク３制御
部２１は、それぞれ、セレクタ２２、セレクタ２３、セ
レクタ２４、セレクタ２５を有している。
部２１は、それぞれ、セレクタ２２、セレクタ２３、セ
レクタ２４、セレクタ２５を有している。
【００１８】上位装置１２からリクエスト、書き込みデ
ータを受け取ったリクエスト制御部１３は、このリクエ
ストがアクセスするバンクがアクセス可能であるかどう
かをバンクビジー管理部１４からのバンクビジー信号に
よって判断し、バンクビジーであれば、リクエストをリ
クエスト制御部１３内のバッファ（図示せず）に保持す
る。また、バンクビジーでない場合は、バンク０制御部
１８〜バンク３制御部２１の対応するものに対してリク
エストを発行する。
ータを受け取ったリクエスト制御部１３は、このリクエ
ストがアクセスするバンクがアクセス可能であるかどう
かをバンクビジー管理部１４からのバンクビジー信号に
よって判断し、バンクビジーであれば、リクエストをリ
クエスト制御部１３内のバッファ（図示せず）に保持す
る。また、バンクビジーでない場合は、バンク０制御部
１８〜バンク３制御部２１の対応するものに対してリク
エストを発行する。
【００１９】バンクビジー管理部１４ではリクエスト制
御部１３からリクエストが発行されると、バンクビジー
信号を該当バンクに対して生成する。リードモディファ
イライト制御部１５ではリードモディファイライト・リ
クエストが発行された時に、書き込みデータを保持して
おき、読み出しデータ制御部３０から当該バンクの読み
出しデータを入力するとリードモディファイライト・リ
クエストにしたがいマージを行い、リードモディファイ
ライト用エラー訂正コード生成部１７にマージ結果のデ
ータを送出する。
御部１３からリクエストが発行されると、バンクビジー
信号を該当バンクに対して生成する。リードモディファ
イライト制御部１５ではリードモディファイライト・リ
クエストが発行された時に、書き込みデータを保持して
おき、読み出しデータ制御部３０から当該バンクの読み
出しデータを入力するとリードモディファイライト・リ
クエストにしたがいマージを行い、リードモディファイ
ライト用エラー訂正コード生成部１７にマージ結果のデ
ータを送出する。
【００２０】書き込みデータ用エラー訂正コード生成部
１６では、リクエストが発行された時の書き込みデータ
を用いてチェックビットを付加し、各バンク０制御部１
８〜バンク３制御部２１に転送する。
１６では、リクエストが発行された時の書き込みデータ
を用いてチェックビットを付加し、各バンク０制御部１
８〜バンク３制御部２１に転送する。
【００２１】リードモディファイライト用エラー訂正コ
ード生成部１７では、リードモディファイライト制御部
１５から転送されたマージ結果のデータにチェックビッ
トを付加し、各バンクの制御部に転送する。
ード生成部１７では、リードモディファイライト制御部
１５から転送されたマージ結果のデータにチェックビッ
トを付加し、各バンクの制御部に転送する。
【００２２】バンク０制御部１８〜バンク３制御部２１
では、リクエスト制御部１３から発行されたリクエスト
に対し、該当バンクのメモリに対しての制御信号を生成
する。また、バンク０制御部１８〜バンク３制御部２１
は、それぞれ、セレクタ２２〜２５を有しており、通常
は、書き込みデータ用エラー訂正コード生成部１６から
送出される書き込みデータを選択し、リードモディファ
イライトリクエストが発行された場合には、リードモデ
ィファイライト用エラー訂正コード生成部１７からマー
ジされた結果のデータを選択する。
では、リクエスト制御部１３から発行されたリクエスト
に対し、該当バンクのメモリに対しての制御信号を生成
する。また、バンク０制御部１８〜バンク３制御部２１
は、それぞれ、セレクタ２２〜２５を有しており、通常
は、書き込みデータ用エラー訂正コード生成部１６から
送出される書き込みデータを選択し、リードモディファ
イライトリクエストが発行された場合には、リードモデ
ィファイライト用エラー訂正コード生成部１７からマー
ジされた結果のデータを選択する。
【００２３】バンク０メモリ２６〜バンク３メモリ２９
では、バンク０制御部１８〜バンク３制御部２１からの
制御信号によってデータの書き込み、読み出しの動作を
行う。
では、バンク０制御部１８〜バンク３制御部２１からの
制御信号によってデータの書き込み、読み出しの動作を
行う。
【００２４】読み出しデータ制御部３０では、バンク０
メモリ２６〜バンク３メモリ２９からの読み出しデータ
を選択し、上位装置１２、または、リードモディファイ
ライト制御部１５に転送する。
メモリ２６〜バンク３メモリ２９からの読み出しデータ
を選択し、上位装置１２、または、リードモディファイ
ライト制御部１５に転送する。
【００２５】次に、本発明の実施の形態の動作について
図２を参照して説明する。図２は本発明の実施形態の動
作を示すタイムチャートである。図２において、Ｍ０
は、バンク０に対するリードモディファイライトリクエ
スト、Ｗ１〜Ｗ３は、バンク１〜３に対するライトリク
エストである。また、Ｍ０ＤＡＴＡ、Ｗ１ＤＡＴＡ〜Ｗ
３ＤＡＴＡは、それぞれ、Ｍ０に対する書き込みデー
タ、Ｗ１〜Ｗ３に対する書き込みデータである。また、
Ｒ０ＤＡＴＡ、ＲＭＷ０ＤＡＴＡは、それぞれ、バンク
０からのリードデータ、バンク０に対するマージ結果の
データである。
図２を参照して説明する。図２は本発明の実施形態の動
作を示すタイムチャートである。図２において、Ｍ０
は、バンク０に対するリードモディファイライトリクエ
スト、Ｗ１〜Ｗ３は、バンク１〜３に対するライトリク
エストである。また、Ｍ０ＤＡＴＡ、Ｗ１ＤＡＴＡ〜Ｗ
３ＤＡＴＡは、それぞれ、Ｍ０に対する書き込みデー
タ、Ｗ１〜Ｗ３に対する書き込みデータである。また、
Ｒ０ＤＡＴＡ、ＲＭＷ０ＤＡＴＡは、それぞれ、バンク
０からのリードデータ、バンク０に対するマージ結果の
データである。
【００２６】図２を参照すると、まず、上位装置１２か
らバンク０に対するリードモディファイライトリクエス
ト発行され、その後、バンク１〜３に対するライトリク
エストが連続して発行される。
らバンク０に対するリードモディファイライトリクエス
ト発行され、その後、バンク１〜３に対するライトリク
エストが連続して発行される。
【００２７】リクエスト制御部１３では、上位装置１２
のリクエストを受け取り、リクエスト制御部１３内のバ
ッファ（図示せず）が空であり、かつバンク０がビジー
でないという条件で、リードモディファイライトリクエ
ストの処理を継続する。バンクビジー管理部１４はバン
ク０をビジー（アクセス不可）とし、バンク０制御部１
８では、まず、当該データ（Ｒ０ＤＡＴＡ）をバンク０
メモリ２６から読み出し、読み出しデータ制御部３０を
介してリードモディファイライト制御部１５に転送す
る。リードモディファイライト制御部１５では、このＲ
０ＤＡＴＡとＭ０ＤＡＴＡとをマージし、ＲＭＷ０ＤＡ
ＴＡを作成し、リードモディファイライト用エラー訂正
コード生成部１７に転送する。リードモディファイライ
ト用エラー訂正コード生成部１７では、ＲＭＷ０ＤＡＴ
Ａに対してチェックビットを付加する。バンク０制御部
１８では、セレクタ２２において、このチェックビット
を付加されたＲＭＷ０ＤＡＴＡを選択し、バンク０メモ
リ２６に書き込む。
のリクエストを受け取り、リクエスト制御部１３内のバ
ッファ（図示せず）が空であり、かつバンク０がビジー
でないという条件で、リードモディファイライトリクエ
ストの処理を継続する。バンクビジー管理部１４はバン
ク０をビジー（アクセス不可）とし、バンク０制御部１
８では、まず、当該データ（Ｒ０ＤＡＴＡ）をバンク０
メモリ２６から読み出し、読み出しデータ制御部３０を
介してリードモディファイライト制御部１５に転送す
る。リードモディファイライト制御部１５では、このＲ
０ＤＡＴＡとＭ０ＤＡＴＡとをマージし、ＲＭＷ０ＤＡ
ＴＡを作成し、リードモディファイライト用エラー訂正
コード生成部１７に転送する。リードモディファイライ
ト用エラー訂正コード生成部１７では、ＲＭＷ０ＤＡＴ
Ａに対してチェックビットを付加する。バンク０制御部
１８では、セレクタ２２において、このチェックビット
を付加されたＲＭＷ０ＤＡＴＡを選択し、バンク０メモ
リ２６に書き込む。
【００２８】Ｗ１は、リクエスト制御部１３内のバッフ
ァ（図示せず）が空でありバンク１がビジーではないた
め継続される。Ｗ１のリクエストの発行によりバンクビ
ジー管理部１４はバンク１をビジー（アクセス不可）と
する。Ｗ１ＤＡＴＡは、書き込みデータ用エラー訂正コ
ード生成部１６においてチェックビットが付加される。
バンク１制御部１９ではセレクタ２３により書き込みデ
ータ用エラー訂正コード生成部１６からのチェックビッ
トが付加されたＷ１ＤＡＴＡが選択し、バンク１メモリ
２７に書き込む。
ァ（図示せず）が空でありバンク１がビジーではないた
め継続される。Ｗ１のリクエストの発行によりバンクビ
ジー管理部１４はバンク１をビジー（アクセス不可）と
する。Ｗ１ＤＡＴＡは、書き込みデータ用エラー訂正コ
ード生成部１６においてチェックビットが付加される。
バンク１制御部１９ではセレクタ２３により書き込みデ
ータ用エラー訂正コード生成部１６からのチェックビッ
トが付加されたＷ１ＤＡＴＡが選択し、バンク１メモリ
２７に書き込む。
【００２９】Ｗ２、Ｗ３に対しても同様に、それぞれバ
ンク２制御部２０、バンク３制御部２１により、Ｗ２Ｄ
ＡＴＡ、Ｗ３ＤＡＴＡがバンク２メモリ２８、バンク３
メモリ２９に書き込まれる。
ンク２制御部２０、バンク３制御部２１により、Ｗ２Ｄ
ＡＴＡ、Ｗ３ＤＡＴＡがバンク２メモリ２８、バンク３
メモリ２９に書き込まれる。
【００３０】以上のように、リードモディファイライト
のリクエストの処理において、当該バンクのみがビジー
となるので、他のバンクに対するリクエストが待たされ
ることがない。
のリクエストの処理において、当該バンクのみがビジー
となるので、他のバンクに対するリクエストが待たされ
ることがない。
【００３１】また、上位装置１２からのリードリクエス
トの処理においては、読み出しデータ制御部３０からの
読み出しデータが上位装置１２に転送される。
トの処理においては、読み出しデータ制御部３０からの
読み出しデータが上位装置１２に転送される。
【００３２】
【発明の効果】本発明の第１の効果は、システム全体の
スループットが向上することである。その理由は、リー
ドモディファイライトリクエストにより、データを読み
出してマージし、書き込むまでの間、対象バンク以外の
バンクをビジーにせず、他のバンクに対するリクエスト
の処理が実行できるからである。
スループットが向上することである。その理由は、リー
ドモディファイライトリクエストにより、データを読み
出してマージし、書き込むまでの間、対象バンク以外の
バンクをビジーにせず、他のバンクに対するリクエスト
の処理が実行できるからである。
【００３３】第２の効果は、バンクビジー制御が簡単に
なり、ハードウェア量の増加が少ないことである。その
理由は、通常のライトリクエスト用のエラー訂正コード
生成部とリードモディファイライト用のエラー訂正コー
ド生成部とを設けて制御を単純にするからである。
なり、ハードウェア量の増加が少ないことである。その
理由は、通常のライトリクエスト用のエラー訂正コード
生成部とリードモディファイライト用のエラー訂正コー
ド生成部とを設けて制御を単純にするからである。
【図１】本発明の実施の形態を示すブロック図である。
【図２】本発明の実施の形態の動作を示すタイムチャー
トである。
トである。
【図３】従来の技術を示すブロック図である。
１１ 記憶装置 １２ 上位装置 １３ リクエスト制御部 １４ バンクビジー管理部 １５ リードモディファイライト制御部 １６ 書き込みデータ用エラー訂正コード生成部 １７ リードモディファイライト用エラー訂正コード
生成部 １８ バンク０制御部 １９ バンク１制御部 ２０ バンク２制御部 ２１ バンク３制御部 ２２ セレクタ ２３ セレクタ ２４ セレクタ ２５ セレクタ ２６ バンク０メモリ ２７ バンク１メモリ ２８ バンク２メモリ ２９ バンク３メモリ ３０ 読み出しデータ制御部
生成部 １８ バンク０制御部 １９ バンク１制御部 ２０ バンク２制御部 ２１ バンク３制御部 ２２ セレクタ ２３ セレクタ ２４ セレクタ ２５ セレクタ ２６ バンク０メモリ ２７ バンク１メモリ ２８ バンク２メモリ ２９ バンク３メモリ ３０ 読み出しデータ制御部
Claims (4)
- 【請求項１】 通常の書き込みリクエストの書き込みデ
ータに対するチェックビットを生成する書き込みデータ
用エラー訂正コード生成部と、リードモディファイライ
トリクエストのマージ結果の書き込みデータに対するチ
ェックビットを生成するリードモディファイライト用エ
ラー訂正コード生成部とを備え、リードモディファイラ
イトリクエスト処理に際し、当該バンクのみをビジーと
し、当該バンク以外に対するリクエストを並列に処理す
ることを特徴とするリードモディファイライト制御シス
テム。 - 【請求項２】（ａ）上位装置からのリクエストおよび書
き込みデータを受け付けるリクエスト制御部と、（ｂ）
前記リクエスト制御部で受け付けたリクエストに対応す
るバンクに対し、そのバンクがビジー（動作中）である
ことを管理するバンクビジー管理部と、（ｃ）通常の書
き込みリクエストの書き込みデータに対するチェックビ
ットを生成する書き込みデータ用エラー訂正コード生成
部と、（ｄ）バンク単位の複数のバンクメモリと、
（ｅ）前記各バンクメモリの制御を行う前記各バンクメ
モリに対応する複数のバンク制御部と、（ｆ）前記バン
クメモリから読み出された読み出しデータを選択する読
み出しデータ制御部と、（ｇ）リードモディファイライ
トリクエストに際し、前記リクエスト制御部からの書き
込みデータと前記読み出しデータ制御部からの読み出し
データとをマージし、マージ結果のデータを生成するリ
ードモディファイライト制御部と、（ｈ）前記マージ結
果のデータに対するチェックビットを生成するリードモ
ディファイライト用エラー訂正コード生成部と、を有す
ることを特徴とする請求項１記載のリードモディファイ
ライト制御システム。 - 【請求項３】 リードモディファイライトリクエストの
処理時には、前記リードモディファイライト用エラー訂
正コード生成部からの書き込みデータおよびチェックビ
ットを選択し、リードモディファイライトリクエスト以
外のリクエストの処理時には、前記書き込みデータ用エ
ラー訂正コード生成部からの書き込みデータおよびチェ
ックビットを選択するセレクタを備える前記バンク制御
部を有することを特徴とする請求項２記載のリードモデ
ィファイライト制御システム。 - 【請求項４】 前記読み出しデータ制御部が、リードモ
ディファイライトリクエストの処理に際し、読み出しデ
ータを前記リードモディファイライト制御部に転送し、
リードリクエストに際しては、読み出しデータを前記上
位装置に転送することを特徴とする請求項３記載のリー
ドモディファイライト制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350315A JPH11184761A (ja) | 1997-12-19 | 1997-12-19 | リードモディファイライト制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350315A JPH11184761A (ja) | 1997-12-19 | 1997-12-19 | リードモディファイライト制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184761A true JPH11184761A (ja) | 1999-07-09 |
Family
ID=18409661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350315A Pending JPH11184761A (ja) | 1997-12-19 | 1997-12-19 | リードモディファイライト制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293538A (ja) * | 2005-04-07 | 2006-10-26 | Renesas Technology Corp | 演算システム |
| JP2010525502A (ja) * | 2007-04-26 | 2010-07-22 | アギア システムズ インコーポレーテッド | エラー訂正機能および効率的なパーシャル・ワード書き込み動作を有するメモリ・デバイス |
| JP2013182373A (ja) * | 2012-03-01 | 2013-09-12 | Nec Computertechno Ltd | 記憶装置及びその制御方法 |
| JP2014049148A (ja) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | 半導体記憶装置 |
| US11327838B2 (en) | 2018-04-20 | 2022-05-10 | Samsung Electronics Co., Ltd. | Memory device having error correction function and operating method thereof |
-
1997
- 1997-12-19 JP JP9350315A patent/JPH11184761A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006293538A (ja) * | 2005-04-07 | 2006-10-26 | Renesas Technology Corp | 演算システム |
| JP2010525502A (ja) * | 2007-04-26 | 2010-07-22 | アギア システムズ インコーポレーテッド | エラー訂正機能および効率的なパーシャル・ワード書き込み動作を有するメモリ・デバイス |
| JP2013182373A (ja) * | 2012-03-01 | 2013-09-12 | Nec Computertechno Ltd | 記憶装置及びその制御方法 |
| JP2014049148A (ja) * | 2012-08-30 | 2014-03-17 | Renesas Electronics Corp | 半導体記憶装置 |
| US11327838B2 (en) | 2018-04-20 | 2022-05-10 | Samsung Electronics Co., Ltd. | Memory device having error correction function and operating method thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |