JPS6336021B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、計算機システムにおける、主メモリ
と、入出力チヤネルを介して接続されるフアイル
メモリとの間のデータ転送方式に係り、特に補数
台のフアイルメモリを備えた時に好適な主メモリ
との間のデータ転送方法に関する。

計算機システムのフアイルメモリとしては、磁
気デイスクなど多種類のものが実用化されてお
り、近年さらに磁気バブルメモリが実用化されつ
つある。

フアイルメモリに要求される主性能の１つは、
主メモリとの間で高速にブロツクデータを転送で
きることであり、そのデータ転送方式としてはダ
イレクトメモリアクセス（DMA）方式が広く用
いられている。

第１図は、従来のDMAデータ転送方式を説明
するブロツク図である。主メモリ１とCPU６、
およびフアイルメモリ２がDMAチヤネル３を介
してシステムバス４に結合されている。バスコン
トローラ５は、システムバス４の時分割占有割付
を制御し、主メモリ１とフアイルメモリ２の間で
ブロツクデータを転送する場合、まずDMAチヤ
ネル３にプログラムによつて初期値が設定される
と、DMAチヤネル３は、バスコントローラ５に
システムバス４の占有を打診しながらデータ転送
を遂行する。

第２図はDMAチヤネル３の詳細を示すブロツ
ク図であり、DMAチヤネル内には、主メモリ１
のアドレスを指定する主メモリアドレスレジスタ
７、残りデータ転送語数を記憶するデータカウン
トレジスタ８、フアイルメモリ２内のアドレスを
指定するデータアドレスレジスタ９および制御回
路１０から成り、プログラムによつてレジスタ７
〜９に初期値がセツトされると、フアイルメモリ
２からのデータ転送要求を受けてシステムバス４
を占有し、主メモリアドレスレジスタ７の内容を
アドレスバス４１に出力し、データアドレス９に
よつて指定したフアイルメモリデバイス１１内ア
ドレスと、主メモリアドレスレジスタ７で指定し
た主メモリ内アドレスの間で、１語のデータ転送
をデータレジスタ１２、データバス４２を経由し
て行う。１語のデータ転送毎に主メモリアドレス
レジスタ７、およびデータアドレスレジスタ９の
内容を＋１し、データカウントレジスタ８の内容
を−１する。この動作とデータカウントレジスタ
の内容が０になるまで遂行することで、DMAチ
ヤネルは所定のブロツクデータの転送をプログラ
ムの介入なしに遂行し得る。

さて、DMA転送方式における主メモリ１とフ
アイルメモリ２との間のデータ転送スピードは、
主メモリ１およびDMAチヤネル３の動作スピー
ドがフアイルメモリ２の動作スピードに比べ充分
に早いため、ほとんどフアイルメモリの動作スピ
ードによつて決まる。このフアイルメモリ２の動
作スピードはアクセスタイムと、データ転送レー
トにデータ転送語数をかけたデータ転送時間の和
で表わすことが出来る。

ところで、近年実用化されつつある磁気バブル
メモリはアクセスタイムが小さく、データ転送レ
ートが小さい特性を有しており、磁気バブルメモ
リを複数個並列にアクセスし得れば、データ転送
スピードを大巾に改善できる可能性がある。

並列アクセスの１つの手段としては、従来、第
３図に示す如く複数台のフアイルメモリデバイス
１０１〜１０４を単純並列化し同時アクセスする
方法があつた。

しかしながら、磁気バブルメモリでは、その製
造時の歩留りを向上させる目的から、記憶ループ
内に欠陥を許容することが一般化しており、この
ため欠陥をスキツプしながらアクセスする必要が
あり、複数個のデバイス間で同期をとることがで
きず、第３図に示したような単純並列方式が使用
できないという問題がある。

本発明の目的は、磁気バブルメモリのように、
デバイス相互間で同期化が困難なフアイルメモリ
に対して、並列アクセスを行い得るようにした主
メモリとフアイルメモリの間のデータ転送方法を
提供するものである。

本発明は、任意の１ブロツクデータを複数台の
フアイルメモリに分割して格納し、この各フアイ
ルメモリ対応に設けられたDMAチヤネルによつ
て各フアイルを並列アクセスし、その結果各
DMAチヤネルが時分割で非同期的にバスを介し
て主メモリとデータ転送を行うことを特徴とす
る。

以下、本発明を実施列により詳細に説明する。

第４図は本発明の一実施例を示すブロツク図
で、２台のフアイルメモリ２１，２２が各々
DMAチヤネル３０，３２を介してバス４に結合
され、主メモリ１、CPU６と接続されている。
フアイルメモリ２０，２１の種類は特に磁気バブ
ルメモリに限定するものではなく、一般のフアイ
ルメモリと考えてもよい。DMAチヤネル３１，
３２は第２図に示した従来のものと類似した構成
であるが、主メモリアドレスレジスタ７１，７２
の更新方法が異つている。すなわち、第２図に示
した従来のDMAチヤネル３では、主メモリアド
レスレジスタ７の内容は、１語転送毎に＋１して
更新されたが、第４図の主メモリアドレスレジス
タ７１，７２では、１語転送毎に＋２するように
構成されている。

第５図は、主メモリアドレスレジスタ７１を、
１語転送毎に＋２するための構成例を示したもの
で、DMAチヤネル３１のうち、主メモリアドレ
ス発生に関連する部分のみをとり出して示してい
る。主メモリアドレスレジスタ７２も同様であ
る。

すなわち第５図において、DMAチヤネル３１
内には、主メモリアドレスを発生するために、主
メモリアドレスレジスタ７１とは別に、プログラ
ムによつて初期設定されるもう１個のレジスタ、
すなわち主メモリのアドレス更新単位を格納する
アドレス更新レジスタ１５と、加算器１６、デー
タセレクタ１３、およびこれらを制御するための
制御回路１７を設けている。

このような構成において、まずプログラムによ
る初期データの設定時には、制御回路１７の指示
によつて、データセレクタ１３はデータバス４２
を介して送られてきたプログラム指定の主メモリ
アドレスの先頭番地情報を主メモリアドレスレジ
スタ７１に、セツトし、また同時にアドレス更新
データがアドレス更新レジスタ１５へセツトされ
る。ここで、アドレス更新データは、プログラム
によつて任意値を設定し得るが、本実施例では、
値２がプログラムされているとする。

かくして、初期値設定完了の後、データ転送中
においては、データセレクタ１３は、加算器１６
からのデータを出力するように制御回路１７によ
り切替えられ、１語データの転送が終ると、主メ
モリアドレスレジスタ７１には、それ自身の内容
にアドレス更新レジスタ１５にセツトされた定数
すなわち２を加えたデータが再格納される。かく
して、主メモリアドレスタ７１は、１語転送毎に
＋２され、その値が主メモリアドレスとしてゲー
ト１４を介してアドレスバス４１へ出力される。

このようにして、第４図の主メモリアドレスレ
ジスタ７１，７２は上記実施例の如く、１語転送
毎に＋２され、またデータカウントレジスタ８
１，８２、データアドレスレジスタ９１，９２は
それぞれ−１、および＋１され、データカウント
レジスタ８１，８２の内容が０になるまで各
DMAチヤネル３１，３２はデータ転送を遂行す
る。

以上説明した本実施例の構成および各部の動作
にもとづいて、本発明のデータ転送方法について
以下説明する。

第６図は５個のブロツクデータをアクセスする
時を例として、CPU６のプログラムにより、各
DMAチヤネル３１，３２の各レジスタに設定す
る初期値の例を示すもので、フアイルメモリ２１
からは０〜２番地の３語を、フアイルメモリ２２
からは０〜１番地の２語を読み出すことを指示し
ている。これらの５語は第７図に示すように主メ
モリ１内の０〜４番地のブロツクデータd₀〜d₄と
対応づけられて以下のように転送される。

まずDMAチヤネル３１では、第６図の初期値
に従つてフアイルメモリ２１のデータアドレスレ
ジスタ９１（第４図）にセツトされた０番地か
ら、データカウントレジスタ８１にセツトされた
３語を、すなわち０〜２番地の３語を続けて読み
出し、これらの主メモリアドレスレジスタ７１の
指定する主メモリアドレスに転送する。主メモリ
アドレスレジスタ７１は第５図で説明したように
１語転送ごとに＋２されるので、上記の３語は主
メモリ１の０、２、４番地に格納されることにな
る。一方DMAチヤネル３２の動作も同様で、デ
ータアドレスレジスタ９２にセツトされた０番地
からデータカウントレジスタ８２にセツトされた
２語、すなわちちフアイルメモリ２２の０、１番
地の２語を、主メモリアドレスレジスタ７２の指
示する主メモリ１の１、３番地に転送する。

この時の転送のタイムチヤート例を第８図に示
す。まずCPU６から前述のように初期値のセツ
トが各DMAチヤネル３１，３２に対して行わ
れ、各チヤネルへの起動ST１，ST２がかけられ
る。この起動はシリアルであるが、フアイルメモ
リ動作速度から見ればほぼ同時起動とみなしう
る。起動ST１，ST２がかかると、DMAチヤネ
ル３１，３２はそれぞれアクセスタイムAT１，
AT２を経てまずデータd₀，d₁をアクセスし、こ
れらはバス４の転送占有時間はt_s（１語につき）
でもつて主メモリへ転送される。このデータd₀，
d₁の転送は、先にアクセスされた方がバスコント
ローラ５にバス占有権を要求することによつて転
送される。続いて各フアイルメモリのデータ転送
レートt₀，t₁後にそれぞれ次のデータd₂，d₃が各
フアイルで並列にアクセスされ、アクセス完了時
点で上記と同様に各々主メモリへ転送される。こ
こで第８図の例ではフアイルメモリ２２のアクセ
スは終了するが、フアイルメモリ２１の方はもう
１個のd₄がアクセスされて転送されてこのフアイ
ルアクセスも終了する。

この転送動作で、データ転送レートt₀，t₁，…
等は、磁気バルブメモリの場合、スキツプの影響
で必ずしも同一の値とはならず、上記の各データ
の転送は不規則な時間的間隔で行われ、また順序
が入れ代ることもあり、従来のインターリーブ方
式のように完全な同期動作はできないが、各デー
タは主メモリアドレスレジスタ７１，７２の指示
する主メモリ１のアドレスへ、バス４を、時分割
的に利用して確実に転送され、１ブロツク（この
場合５語）の全転送時間t_Tは１個のフアイルメモ
リ使用時よりも大幅に短縮される。

このブロツクデータの転送において、CPU６
のプログラム上での各フアイルメモリのデータア
ドレスとの対応は、このデータアドレスをプログ
ラム上でフアイルアドレスと呼ぶことにすると、
フアイルメモリ２１に対しては（フアイルアドレ
ス）＝（データアドレス）×２、フアイルメモリ２
２に対しては（フアイルアドレス）＝（データアド
レス）×２＋１で与えられるので（実際にはフア
イルアドレス、データアドレスとも適当な定数、
すなわちオフセツトを加えてもよい）、プログラ
ム上で各フアイルメモリのデータアドレス指定
（例えば初期値の設定）は容易に行える。

なお、以上の実施例では、フアイルメモリ２台
を例としているが、一般にｎ台のフアイルメモリ
に分散されたブロツクデータをアクセスするよう
にすることも容易であつて、各DMAチヤネル内
の主メモリアドレスレジスタを１語転送毎に＋ｎ
するようにすればよいことは明らかである。

以上の説明から明らかなように、本発明によれ
ば、複数台の互いに同期化不可能もしくはアクセ
ス形態の異なるフアイルメモリを使用した時でも
ブロツクデータ転送を並列化でき、ブロツクデー
タの転送スピードを大幅に向上できるという効果
がある。

【図面の簡単な説明】

第１図および第２図はフアイルメモリ１個の時
の従来のDMAデータ転送を説明するブロツク
図、第３図は複数台のフアイルメモリ使用時の従
来の並列化動作方式を説明するブロツク図、第４
図は本発明の一実施例の全体構成を示すブロツク
図、第５図は本発明に用いる主メモリアドレスレ
ジスタの構成例を示す図、第６図および第７図は
本発明の動作を説明するための初期値設定例およ
び各フアイルメモリと主メモリのアドレス対応関
係の説明図、第８図は本発明の動作例を示すタイ
ムチヤートである。 １……主メモリ、４……バス、５……バス制御
回路、６……中央処理装置（CPU）、２１，２２
……フアイルメモリ、３１，３２……DMAチヤ
ネル、７１，７２……主メモリアドレスレジス
タ、８１，８２……データカウントレジスタ、９
１，９２……データアドレスレジスタ、１３……
セレクタ、１５……アドレス更新レジスタ、１６
……加算器。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置と、主メモリと、ｎ個のフアイ
   ルメモリと、各フアイルメモリ番号順に設けら
   れ、且つ対応フアイルメモリと上記メモリとの間
   に設けられ、中央処理装置の指令により時間的に
   並行して起動されて両者の間でDMA転送を行う
   ｎ個のDMAチヤンネルと、より成るシステムに
   おいて、 上記各DMAチヤンネルは、 DMAチヤンネル番号順の初期値アドレスが設
   定され、ｎ個毎の主メモリ用アドレス更新を行う
   主メモリアドレスレジスタと、各チヤンネル毎の
   データ数を初期値として設定され、１個のデータ
   のDMA転送毎に−１の更新を行うデータカウン
   トレジスタと、対応フアイルメモリの開始アドレ
   スが初期値として設定され、１個のデータの
   DMA転送毎に＋１の更新を行うデータアドレス
   レジスタと、 より成り、DMA転送に際しては、自己のデータ
   カウントレジスタの値が零になるまで、各DMA
   チヤンネルは、そのチヤンネル番号順に、主メモ
   リアドレスレジスタの主メモリアドレスとデータ
   アドレスレジスタのフアイルメモリアドレスとの
   間でデータ転送を時分割的に行わせてなるデータ
   転送方法。