JPH10134013A

JPH10134013A - マルチｃｐｕシステム

Info

Publication number: JPH10134013A
Application number: JP29138796A
Authority: JP
Inventors: Kanzo Noda; 完三野田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-11-01
Filing date: 1996-11-01
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】メインＣＰＵからサブＣＰＵへとデータやプ
ログラムを転送する際における処理時間が少なくて済
み、データ転送の高速化を容易に実現することが可能な
マルチＣＰＵシステムを提供する。【解決手段】本発明にかかるマルチＣＰＵシステム
は、メインＣＰＵ１１及びサブＣＰＵ２１ａを備えてお
り、共有メモリ２３ａを介したうえでＣＰＵ１１，２１
ａ同士間のデータ受け渡しを実行するデータ転送制御方
式とされたものであり、メインＣＰＵ１１のメモリ１２
からのデータ読み出し動作の開始を検出して共有メモリ
２３ａへのデータ書き込み動作の開始を指示する動作制
御手段３８ａを備えている。なお、マルチＣＰＵシステ
ムが、動作制御手段３８ａとともに、メインＣＰＵ１１
のメモリ１２からのデータ読み出し動作を制御する読み
出し制御手段１４を備えていてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチＣＰＵシステ
ムにかかり、特には、メインＣＰＵからサブＣＰＵへの
データ転送制御方式に関する。

【０００２】

【従来の技術】マルチＣＰＵシステムのうちには１つの
メインＣＰＵと複数のサブＣＰＵとを具備して構成され
たものがあり、このマルチＣＰＵシステムにおいては、
メインＣＰＵでもって各サブＣＰＵの実行を制御すると
ともに、共有メモリなどの通信手段を介したうえでコマ
ンドやステータス、データなどの制御情報を受け渡すこ
とが行われている。なお、ここでの共有メモリは、サブ
ＣＰＵにおけるプログラムや辞書データ、画像データ、
音声データなどを転送する際にも使用されることにな
る。そして、このようなデータ転送制御方式を有するマ
ルチＣＰＵシステムとしては、図１でシステムの全体構
成を示し、図２でメインＣＰＵ及びサブＣＰＵそれぞれ
のメモリマップを示すとともに、図１２で共有ＲＡＭ制
御部の構成を示しており、かつ、図１３のフローチャー
トでメインＣＰＵからサブＣＰＵ（０）へのデータ転送
の手順を、また、図１４でデータ転送時のタイムチャー
トを示すようなものがある。

【０００３】ところで、これらの図中における符号１は
メインＣＰＵブロック、２ａ，２ｂのそれぞれはサブＣ
ＰＵ（０）ブロック及びサブＣＰＵ（１）ブロック、３
はメインＣＰＵバス、１１はメインＣＰＵ、１２はメモ
リとしてのＲＡＭ、１３はＲＯＭ、２１ａはサブＣＰＵ
（０）、２１ｂはサブＣＰＵ（１）、２２ａ，２２ｂは
共有ＲＡＭ制御部、２３ａ，２３ｂは共有メモリである
ところの共有ＲＡＭ、２４ａ，２４ｂはＲＯＭ、２５
ａ，２５ｂはＲＡＭ、２６ａ，２６ｂはサブＣＰＵバ
ス、２７ａ，２７ｂは共有ＲＡＭバスを示している一
方、３１ａはコマンドレジスタ、３２ａはステータスレ
ジスタ、３３ａはメインアクセス検出回路、３４ａはサ
ブアクセス検出回路、３５ａはＯＲ回路、３６ａはバス
選択回路、３７ａは共有ＲＡＭアクセス許可フラグを示
している。

【０００４】このマルチＣＰＵシステムは、図１で示す
ように、１つのメインＣＰＵブロック１と２つのサブＣ
ＰＵブロック、つまり、サブＣＰＵ（０）ブロック２ａ
及びサブＣＰＵ（１）ブロック２ｂとを備えている。そ
して、サブＣＰＵ（０）ブロック２ａの共有ＲＡＭ２３
ａは、図２のメモリマップで示すように、サブＣＰＵ
（０）２１ａからアクセスする場合にはサブＣＰＵ
（０）２１ａのメモリ空間上のアドレス領域（200000〜
2FFFFF）に対して割り付けられ、また、メインＣＰＵ１
１からアクセスする場合にはメインＣＰＵ１１のメモリ
空間上のアドレス領域（800000〜8FFFFF）に対して割り
付けられることになっている。

【０００５】そこで、メインＣＰＵブロック１における
ＲＡＭ１２内のデータ転送用バッファからサブＣＰＵ
（０）２１ａの共有ＲＡＭ２３ａへのデータ転送は、図
１３のフローチャートで示す手順に従って実行される。
まず、サブＣＰＵ（０）２１ａへのデータ転送が必要に
なったメインＣＰＵ１１は、サブＣＰＵ（０）２１ａの
共有ＲＡＭ制御部２２ａ内のコマンドレジスタ３１ａに
対し、メインＣＰＵバス３を経由したうえでデータ転送
を指示するデータ転送コマンドを発行する（ステップＳ
９）。そして、サブＣＰＵ（０）２１ａがコマンドレジ
スタ３１ａからデータ転送コマンドを読み取ってメイン
ＣＰＵ１１からのデータ転送が行われることを検出する
と、サブＣＰＵ（０）２１ａは共有ＲＡＭ２３ａのアク
セスを中止したうえでステータスレジスタ３２ａに対し
て共有ＲＡＭアクセス許可フラグ３７ａをセットする
（ステップＳ１０）。

【０００６】さらに、共有ＲＡＭアクセス許可フラグ３
７ａはバス選択回路３６ａに対するバスセレクト信号と
して入力されることになり、バス選択回路３６ａはメイ
ンＣＰＵバス３を選択したうえで共有ＲＡＭバス２７ａ
に接続する。一方、この際、メインＣＰＵ１１は、ステ
ータスレジスタ３２ａを読み取って共有ＲＡＭアクセス
許可フラグ３７ａがセットされたことを確認する（ステ
ップＳ１１）。その結果、メインＣＰＵ１１の共有ＲＡ
Ｍ２３ａに対するアクセスが可能となり、メインＣＰＵ
１１がアドレス領域（800000〜8FFFFF）を選択して特定
すると、共有ＲＡＭ２３ａが選択されたことになる。

【０００７】引き続いてデータ転送処理が開始されるこ
とになり、メインＣＰＵ１１は、図２のメモリマップで
示したＲＡＭ１２内のデータ転送用バッファからアドレ
ス領域（200000〜2FFFFF）のデータを１ワード単位で読
み出したうえ（ステップＳ１２）、読み出したデータを
アドレス領域（800000〜8FFFFF）の共有ＲＡＭ２３ａに
対して書き込むことを実行する（ステップＳ１３）。つ
まり、ここでは、メインＣＰＵバス３及び共有ＲＡＭバ
ス２７ａ上における１ワード単位のデータ転送を示す図
１４のタイムチャートからも明らかなように、ＲＡＭ１
２内のデータ転送用バッファにおける200000番地のデー
タを共有ＲＡＭ２３ａの800000番地に対して転送するこ
とが行われる。そして、この際、メインＣＰＵバス３で
は、バスクロック信号ＢＣＬＫに基づき、Ｔ１及びＴ２
の２クロックサイクルでもってメモリアクセスなどのバ
スサイクルが実行される。

【０００８】その後、ステップＳ１２及びステップＳ１
３を繰り返し実行することによって必要数のデータ転送
が終了したことを確認し（ステップＳ１４）、コマンド
レジスタ３１ａに対して転送終了コマンドを発行する
（ステップＳ１５）。そして、サブＣＰＵ（０）２１ａ
がコマンドレジスタ３１ａを読み取って転送終了コマン
ドを検出すると（ステップＳ１６）、サブＣＰＵ（０）
２１ａはステータスレジスタ３２ａの共有ＲＡＭアクセ
ス許可フラグ３７ａをリセットする（ステップＳ１
７）。なお、ここでは、メインＣＰＵ１１とサブＣＰＵ
（０）２１ａとの間におけるデータ受け渡しの手順を述
べているが、メインＣＰＵ１１とサブＣＰＵ（１）２１
ｂとの間におけるデータ受け渡しの手順も同様となる。

【０００９】

【発明が解決しようとする課題】ところで、前記従来構
成のマルチＣＰＵシステムにおけるメインＣＰＵ１１か
らサブＣＰＵ（０）２１ａの共有ＲＡＭ２３ａへのデー
タ転送を実行するに際しては、ＲＡＭ１２からの読み出
し（ステップＳ１２）とともに、共有ＲＡＭ２３ａヘの
書き込み（ステップＳ１３）という２つの命令ステップ
が必要であり、命令フェッチやループ命令実行などを除
いた実際の１ワード単位のデータ転送が、データ転送用
バッファリード及び共有ＲＡＭライトの２バスサイクル
（＝４クロックサイクル）でもって行われている。その
ため、プログラムのダウンロードや画像データの転送な
どのような大量のデータ転送を実行する際にも、データ
の転送に長時間を要することが避けられず、メインＣＰ
Ｕ１１からサブＣＰＵ（０）２１ａへのデータ転送を高
速化できないという不都合が生じていた。

【００１０】本発明は、このような不都合に鑑みて創案
されたものであり、メインＣＰＵからサブＣＰＵへとデ
ータやプログラムを転送する際における処理時間が少な
くて済み、データ転送の高速化を容易に実現することが
可能なマルチＣＰＵシステムの提供を目的としている。

【００１１】

【課題を解決するための手段】本発明の請求項１にかか
るマルチＣＰＵシステムは、メインＣＰＵ及びサブＣＰ
Ｕを備えており、共有メモリを介したうえでＣＰＵ同士
間のデータ受け渡しを実行するデータ転送制御方式とさ
れたものであって、メインＣＰＵのメモリからのデータ
読み出し動作の開始を検出して共有メモリへのデータ書
き込み動作の開始を指示する動作制御手段を備えてい
る。そして、本発明の請求項２にかかるマルチＣＰＵシ
ステムは、請求項１に記載されたものであり、共有メモ
リの書き込みアドレスを指定するアドレス指定手段を備
えている。また、本発明の請求項３にかかるマルチＣＰ
Ｕシステムは、請求項２に記載されたものであって、共
有メモリへのデータ転送数を指定する転送数指定手段を
備えている。

【００１２】本発明の請求項４にかかるマルチＣＰＵシ
ステムは、メインＣＰＵ及びサブＣＰＵを備えており、
かつ、共有メモリを介したうえでＣＰＵ同士間のデータ
受け渡しを実行するデータ転送制御方式とされたもので
あり、メインＣＰＵのメモリからのデータ読み出し動作
を制御する読み出し制御手段と、この読み出し制御手段
の動作開始を検出して共有メモリへのデータ書き込み動
作の開始を指示する動作制御手段とを備えている。そし
て、本発明の請求項５にかかるマルチＣＰＵシステム
は、請求項４に記載されたものであり、共有メモリの書
き込みアドレスを指定するアドレス指定手段を備えてい
る。また、本発明の請求項６にかかるマルチＣＰＵシス
テムは、請求項５に記載されたものであって、共有メモ
リへのデータ転送数を指定する転送数指定手段を備えて
いる。

【００１３】

【発明の実施の形態】以下、本発明にかかる実施の形態
を図面に基づいて説明する。

【００１４】（実施の形態１）図１は本実施の形態にか
かるマルチＣＰＵシステムの全体構成を示すブロック
図、図２はメインＣＰＵ及びサブＣＰＵのメモリマップ
を示す説明図、図３は共有ＲＡＭ制御部の構成を示すブ
ロック図、図４はデータ転送検出回路の構成を示すブロ
ック図、図５はメインＣＰＵからサブＣＰＵ（０）への
データ転送の手順を示すフローチャートであり、図６は
データ転送時のタイムチャートである。そして、これら
の図における符号４は内部バス、１２はメインＣＰＵ１
１のメモリであるＲＡＭ、２３ａ，２３ｂのそれぞれは
共有メモリであるところの共有ＲＡＭ、３８ａはデータ
転送検出回路、４１ａはデータバッファアクセス検出回
路、４２ａはＡＮＤ回路、４３ａは遅延回路、４４ａは
ＯＲ回路、４５ａはＣＭＳＥＬ２信号である。なお、マ
ルチＣＰＵシステム及び共有ＲＡＭ制御部の構成と、メ
インＣＰＵ及びサブＣＰＵのメモリマップとは、従来の
形態と基本的に異ならないので、図１ないし図３につい
ては同一図面を用いることとし、図４ないし図６におい
て図１２ないし図１４と互いに共通する部品、部分には
同一符号を付している。

【００１５】このマルチＣＰＵシステムは、従来の形態
と同じく、図１で示すように、１つのメインＣＰＵブロ
ック１と、サブＣＰＵ（０）ブロック２ａ及びサブＣＰ
Ｕ（１）ブロック２ｂとを備えている。そして、サブＣ
ＰＵ（０）ブロック２ａの共有ＲＡＭ２３ａは、図２の
メモリマップで示すように、サブＣＰＵ（０）２１ａか
らアクセスする場合にはサブＣＰＵ（０）２１ａのメモ
リ空間上のアドレス領域（200000〜2FFFFF）に割り付け
られ、また、メインＣＰＵ１１からアクセスする場合に
はメインＣＰＵ１１のメモリ空間上のアドレス（800000
〜8FFFFF）に割り付けられることになっている。

【００１６】そこで、メインＣＰＵブロック１における
ＲＡＭ１２内のデータ転送用バッファからサブＣＰＵ
（０）２１ａの共有ＲＡＭ２３ａへのデータ転送は、図
５のフローチャートで示す手順に従って実行される。ま
ず、サブＣＰＵ（０）２１ａへのデータ転送が必要にな
ったメインＣＰＵ１１は、サブＣＰＵ（０）２１ａの共
有ＲＡＭ制御部２２ａ内のコマンドレジスタ３１ａに対
し、メインＣＰＵバス３を経由したうえでデータ転送を
指示するデータ転送コマンドを発行する（ステップＳ
１）。そして、サブＣＰＵ（０）２１ａがコマンドレジ
スタ３１ａからデータ転送コマンドを読み取ってメイン
ＣＰＵ１１からのデータ転送が行われることを検出する
と、サブＣＰＵ（０）２１ａは共有ＲＡＭ２３ａのアク
セスを中止したうえでステータスレジスタ３２ａに対し
て共有ＲＡＭアクセス許可フラグ３７ａをセットする
（ステップＳ２）。

【００１７】さらに、共有ＲＡＭアクセス許可フラグ３
７ａはバス選択回路３６ａに対してバスセレクト信号と
して入力されることになり、バス選択回路３６ａはメイ
ンＣＰＵバス３を選択したうえで共有ＲＡＭバス２７ａ
に接続する。そこで、メインＣＰＵ１１は、ステータス
レジスタ３２ａを読み取って共有ＲＡＭアクセス許可フ
ラグ３７ａがセットされたことを確認する（ステップＳ
３）。その結果、メインＣＰＵ１１の共有ＲＡＭ２３ａ
に対するアクセスが可能となり、メインＣＰＵ１１がア
ドレス領域（800000〜8FFFFF）を選択して特定すると、
共有ＲＡＭ２３ａが選択されたことになる。すなわち、
ここまでのステップは、従来の形態と同じである。

【００１８】引き続いてデータ転送処理が開始されるこ
とになり、メインＣＰＵ１１は、図２のメモリマップで
示したＲＡＭ１２内のデータ転送用バッファからアドレ
ス領域（200000〜2FFFFF）のデータを１ワード単位で読
み出したうえ、読み出したデータをアドレス領域（8000
00〜8FFFFF）の共有ＲＡＭ２３ａに対して書き込むこと
を実行する（ステップＳ４）。そして、この際には、Ｒ
ＡＭ１２内のデータ転送用バッファからデータを読み出
す動作が開始されたことをデータ転送検出回路３８ａが
検出し、かつ、このデータ転送検出回路３８ａから内部
バス４を経由したうえでバス選択回路３６ａに対して出
力される制御信号に基づき、共有ＲＡＭ２３ａへのデー
タの書き込み動作を同時的に開始することが指示され
る。すなわち、ここでのデータ転送検出回路３８ａは、
メインＣＰＵ１１のメモリであるＲＡＭ１２からのデー
タ読み出し動作の開始を検出したうえで共有メモリであ
るサブＣＰＵ（０）２１ａの共有ＲＡＭ２３ａに対する
データ書き込み動作の開始を指示する動作制御手段とし
て機能している。このような手順に従って共有ＲＡＭ２
３ａに対して読み取りデータが書き込まれてしまうと、
１ワード単位のデータ転送は終了することになる。

【００１９】その後、ステップ４の動作を繰り返して実
行し、必要数のデータ転送が終了したことが確認される
と（ステップＳ５）、コマンドレジスタ３１ａに対して
転送終了コマンドを発行することが行われる（ステップ
Ｓ６）。そして、サブＣＰＵ（０）２１ａがコマンドレ
ジスタ３１ａを読み取って転送終了コマンドを検出する
と（ステップＳ７）、サブＣＰＵ（０）２１ａはステー
タスレジスタ３２ａの共有ＲＡＭアクセス許可フラグ３
７ａをリセットすることになり（ステップＳ８）、メイ
ンＣＰＵ１１からサブＣＰＵ（０）２１ａへのデータ転
送が終了する。なお、ここでは、メインＣＰＵ１１とサ
ブＣＰＵ（０）２１ａとの間におけるデータ受け渡しの
手順を述べているが、メインＣＰＵ１１とサブＣＰＵ
（１）２１ｂとの間におけるデータ受け渡しの手順も同
様となる。

【００２０】つぎに、図４及び図６に基づき、図５で示
したフローチャートのステップ４における１ワード単位
のデータ転送を詳しく説明する。なお、図６はメインＣ
ＰＵバス３及び共有ＲＡＭバス２７ａ上における１ワー
ド単位のデータ転送を示すタイムチャートであり、この
図６はＲＡＭ１２内のデータ転送用バッファにおける20
0000番地のデータを共有ＲＡＭ２３ａの200000番地に対
して転送する際の状態を示している。

【００２１】まず、メインＣＰＵ１１が200000番地の読
み出しを開始すると、データ転送検出回路３８ａ内のデ
ータバッファアクセス検出回路４１ａによってデータ転
送用バッファからの読み出し動作が開始されたことが検
出されることになり、このデータバッファアクセス検出
回路４１ａからの出力５５ａがアクティブになる。そし
て、メインＣＰＵバス３のＲＥＡＤ信号がアクティブに
なると、ＡＮＤ回路４２ａから出力されて図３中のＯＲ
回路３５ａに入力するＣＭＳＥＬ２信号４５ａがアクテ
ィブとなる結果、バス選択回路３６ａがイネーブルとな
る。また、この際、ＡＮＤ回路４２ａから出力されたＣ
ＭＳＥＬ２信号４５ａは、遅延回路４３ａ及びＯＲ回路
４４ａを経由し、かつ、内部バス４を経由したうえでＢ
ＷＲＩＴＥ信号としてバス選択回路３６ａに対して出力
される。

【００２２】そこで、バス選択回路３６ａにおいてはＢ
ＷＲＩＴＥ信号がイネーブル状態で入力されていること
になり、メインＣＰＵバス３上のデータ及びアドレス信
号と共有ＲＡＭ２３ａへの書き込み信号であるＣＭＷＲ
信号とを共有ＲＡＭバス２７ａ上に出力したうえ、共有
ＲＡＭ２３ａへのデータ書き込み動作が開始される。な
お、ここでは、メインＣＰＵバス３上のアドレス信号を
そのまま共有ＲＡＭ２３ａへの書き込みアドレスを指定
する信号として用いているため、図６のタイムチャート
で示すように、メインＣＰＵ１１のＲＡＭ１２内のデー
タ転送用バッファにおける200000番地の内容はサブＣＰ
Ｕ（０）２１ａの200000番地に対して、また、メインＣ
ＰＵ１１の2FFFFF番地の内容はサブＣＰＵ（０）２１ａ
の2FFFFF番地に対して書き込まれる。

【００２３】すなわち、この際におけるメインＣＰＵバ
ス３では、バスクロック信号ＢＣＬＫに基づいたうえ、
Ｔ１及びＴ２の２クロックサイクルでもってメモリアク
セスなどのバスサイクルが実行されていることになり、
メインＣＰＵ１１からサブＣＰＵ（０）２１ａへのデー
タ転送、つまり、命令フェッチやループ命令実行などを
除いた実際の１ワード単位のデータ転送は、データ転送
用バッファリードの１バスサイクル（＝２クロックサイ
クル）で行われている。そのため、本実施の形態を採用
した際には、データ転送処理に要する時間が半分に短縮
されることになり、命令フェッチやループ実行時間など
を加算したとしても、従来の形態を採用した場合に比べ
てプログラムなどのデータ転送時間の大幅な短縮が図れ
ることになる。

【００２４】（実施の形態２）図７は実施の形態２にか
かる共有ＲＡＭ制御部が備えるデータ転送検出回路の構
成を示すブロック図、図８はデータ転送検出回路におけ
るアドレスレジスタ回路の構成を示すブロック図であ
り、図７は図４と対応している。そして、これらの図に
おける符号４６ａはアドレスレジスタ回路、４７ａはア
ドレス選択回路、４８ａはアドレスレジスタ出力、４９
ａはアドレスレジスタを示しており、これらによって
は、共有メモリとして機能する共有ＲＡＭ２３ａにおけ
る書き込みアドレスを指定するためのアドレス指定手段
が構成されている。

【００２５】実施の形態１では、メインＣＰＵバス３上
のアドレス信号をそのまま共有ＲＡＭ２３ａへの書き込
みアドレス信号として用いることが行われており、メイ
ンＣＰＵ１１のＲＡＭ１２内におけるデータ転送用バッ
ファのアドレスと共有ＲＡＭ２３ａのアドレスとが互い
に１対１で対応しているため、共有ＲＡＭ２３ａの特定
されたアドレスに対するデータ転送を行う際には、書き
込むべきアドレスに対応して特定されたデータ転送用バ
ッファのアドレスに対してデータを用意しておく必要が
あることになってしまう。そこで、この実施の形態２に
おいては、共有ＲＡＭ２３ａのアドレスを指定可能なア
ドレスレジスタ４９ａを設けたうえ、任意のアドレスに
対するデータ転送を可能とすることが行われている。

【００２６】すなわち、この実施の形態２にかかるマル
チＣＰＵシステムが備えるメインＣＰＵ１１からサブＣ
ＰＵ（０）２１ａへとデータを転送する際、メインＣＰ
Ｕ１１は、前記したステップＳ１からステップＳ３の手
順に従ったうえでサブＣＰＵ（０）２１ａから共有ＲＡ
Ｍ２３ａに対するアクセスの許可を得ることになり、ア
クセスの許可を得たうえでのデータ転送処理がステップ
Ｓ４で実行されることになる。まず、データ転送を行う
メインＣＰＵ１１は、アドレスレジスタ回路４６ａ内の
アドレスレジスタ４９ａに対してデータ転送先である共
有ＲＡＭ２３ａにおける任意のアドレスを特定してセッ
トした後、ＲＡＭ１２内のデータ転送用バッファからデ
ータを１ワード単位ずつ読み出す。そして、この際に
は、ＲＡＭ１２内のデータ転送用バッファからデータを
読み出す動作が開始されたことをデータ転送検出回路３
８ａのデータバッファアクセス検出回路４１ａが検出
し、バス選択回路３６ａに対して共有ＲＡＭ２３ａへの
書き込み動作を開始するよう指示する。

【００２７】また、同時に、データバッファアクセス検
出回路４１ａからは、アドレスレジスタ４９ａの出力４
８ａを内部バス４へ出力するようアドレス選択回路４７
ａに対してアドレスセレクト信号５５ａが出力される。
その結果、アドレスレジスタ４９ａの内容が共有ＲＡＭ
バス２７ａ上のアドレス信号として出力されることにな
り、これらのアドレス信号によって指定された共有ＲＡ
Ｍ２３ａのアドレスに対して読み出しデータを書き込む
動作が行われた後、１ワード単位のデータ転送が終了す
る。さらに、１ワード単位のデータの書き込み動作が終
了すると、アドレスレジスタ４６ａの内容はＣＭＳＥＬ
２信号４５ａによってカウントアップされることにな
り、次のアドレスが指定される。そこで、データ転送用
バッファからの読み出し動作を繰り返したうえ、必要数
のデータ転送が終了したことが確認されると、メインＣ
ＰＵ１１は前記したステップＳ５からステップＳ８の手
順に従ってデータ転送処理を終了する。そして、このよ
うな実施の形態２にかかる構成を採用した際には、共有
ＲＡＭ２３ａにおける任意のアドレス領域へのデータ転
送が可能となる。

【００２８】（実施の形態３）図９は実施の形態３にか
かるアドレスレジスタ回路の構成を示すブロック図であ
り、この図９は図８と対応している。そして、この図９
における符号５１ａはアドレスレジスタ、５３ａは転送
長レジスタ、５２ａ，５４ａのそれぞれはカウンタを示
しており、これらによっては共有メモリへのデータ転送
数を指定するための転送数指定手段が構成されている。

【００２９】この実施の形態３にかかるマルチＣＰＵシ
ステムは、共有ＲＡＭ２３ａへのデータ転送を実行する
に際し、転送先の共有メモリである共有ＲＡＭ２３ａへ
の書き込みアドレスとともに、転送されるデータのデー
タ長を指定しうる構成とされたものであり、共有ＲＡＭ
２３ａの特定されたアドレス領域へ繰り返してデータを
転送する際におけるメインＣＰＵ１１の処理を簡単化す
ることが可能となる。すなわち、この実施の形態３で
は、データ転送が必要になると、メインＣＰＵ１１が共
有ＲＡＭ２３ａに対するアクセスの許可を得たうえで実
際のデータ転送処理を実行することになり、メインＣＰ
Ｕ１１は、図９で示すアドレスレジスタ回路４６ａ内の
アドレスレジスタ５１ａに対してデータ転送先である共
有ＲＡＭ２３ａにおける任意のアドレスを特定してセッ
トするとともに、転送長レジスタ５３ａに対して１ワー
ド単位のデータが有するデータ長をセットする。

【００３０】その後、メインＣＰＵ１１はＲＡＭ１２内
のデータ転送用バッファからデータを１ワード単位ずつ
読み出すことになり、データ読み出し動作が開始された
ことをデータ転送検出回路３８ａのデータバッファアク
セス検出回路４１ａが検出したうえ、このデータバッフ
ァアクセス検出回路４１ａからバス選択回路３６ａに対
して共有ＲＡＭ２３ａへの書き込み動作を開始するよう
指示される。そこで、共有ＲＡＭ２３ａに対する読み出
しデータの書き込み動作が実行されることになり、１ワ
ード単位のデータ転送が終了する。そして、この際に
は、実施の形態２と同じく、アドレスレジスタ４９ａの
内容が共有ＲＡＭバス２７ａ上のアドレス信号として出
力され、かつ、これらのアドレス信号によって指定され
た共有ＲＡＭ２３ａのアドレスに対して読み出しデータ
を書き込むことが実行されるとともに、アドレスレジス
タ５１ａに指定されていたアドレスがカウンタ５２ａに
対してロードされたうえでアドレス選択回路４７ａによ
ってカウンタ出力が選択されることになり、また、転送
長レジスタ５３ａの内容をカウンタ５４ａにロードする
ことが行われる。

【００３１】このようにして１ワード単位のデータの書
き込み動作が終了すると、カウンタ５２ａの内容はカウ
ントアップされる一方、カウンタ５４ａの内容はカウン
トダウンされることになり、次のアドレスが指定され
る。そして、引き続き、ＲＡＭ１２内のデータ転送用バ
ッファからの読み出し動作を繰り返したうえ、必要数の
データ転送、つまり、転送長レジスタ５３ａにセットさ
れていた数のデータ転送が終了すると、カウンタ５４ａ
の内容が“０”となり、かつ、ＺＥＲＯ出力がアクティ
ブとなる結果、カウンタ５２ａに対してはアドレスレジ
スタ５１ａの内容がリロードされる一方、カウンタ５４
ａには転送長レジスタ５３ａの内容がリロードされるこ
とになる。そのため、次回からはアドレス指定を行う必
要がなくなり、共有ＲＡＭ２３ａの同一アドレス領域に
対するデータ転送が可能となる。なお、このような構成
を採用した際には、同一アドレス領域に対して繰り返し
データ転送される画像処理データなどのような処理が容
易になるという利点がある。さらに、必要数のデータ転
送が終了したことが確認されると、メインＣＰＵ１１は
データ転送処理を終了する。

【００３２】（実施の形態４）図１０は実施の形態４に
かかるマルチＣＰＵシステムの全体構成を示すブロック
図、図１１はメモリ読み出し制御部の構成を示すブロッ
ク図であり、これらの図における符号１４はメモリ読み
出し制御部を示している。そして、このメモリ読み出し
制御部１４は、データ転送用バッファからの読み出しア
ドレスを設定するアドレスレジスタ６１と、メモリ読み
出し動作の起動及び終了を制御するためのコマンドレジ
スタ６２と、読み出しアドレスのカウントアップを行う
カウンタ６３と、メインＣＰＵバス３を制御することに
よってメモリ読み出し動作を実行するメモリ読み出し制
御回路６４と、転送されるデータのデータ長を指定する
転送長レジスタ６５とから構成されている。なお、マル
チＣＰＵシステムの全体構成及び基本的な動作は実施の
形態１ないし３と異ならないので、ここでの詳しい説明
は省略することとし、図１０及び図１１において図１な
いし図９と互いに共通する部品、部分には同一符号を付
している。

【００３３】すなわち、実施の形態１ないし３にかかる
マルチＣＰＵシステムがＲＡＭ１２のデータ転送用バッ
ファからの読み出し動作をメインＣＰＵ１１のプログラ
ムによって実行する構成であったのに対し、読み出し制
御回路１４が設けられた実施の形態４にかかるマルチＣ
ＰＵシステムでは、メインＣＰＵ１１での読み出し時の
命令フェッチ時間及びループ実行時間が不要となるデー
タ転送制御方式を採用することが行われている。本実施
の形態にかかるマルチＣＰＵシステムが備えるメインＣ
ＰＵ１１からサブＣＰＵ（０）２１ａへのデータ転送が
必要になると、メインＣＰＵ１１は共有ＲＡＭ２３ａに
対するアクセスの許可を得たうえで実際のデータ転送処
理を実行することになり、メインＣＰＵ１１はメインＣ
ＰＵバス３を経由したうえでメモリ読み出し制御部１４
のアドレスレジスタ６１に対して転送元であるＲＡＭ１
２におけるデータ転送用バッファの所定アドレスをセッ
トし、かつ、転送長レジスタ６５に対して転送されるデ
ータのデータ長をセットした後、コマンドレジスタ６２
に対してＲＡＭ１２からのデータ読み出し動作の開始を
指示するデータ転送コマンドを発行する。

【００３４】一方、メモリ読み出し制御部６４は、デー
タ転送コマンドによってデータ読み出し動作の開始が指
示されると、メインＣＰＵバス３のバスアクセス権を獲
得してメインＣＰＵ１１をＨＡＬＴ状態にした後、アド
レスレジスタ６１にセットされたアドレスに従ってＲＡ
Ｍ１２のデータ転送用バッファから１ワード単位のデー
タを読み出すことになる。そして、この際におけるメモ
リ読み出し制御部６４の読み出しサイクルは、メインＣ
ＰＵ１１による読み出しサイクルと同様、バスクロック
信号ＢＣＬＫに基づいた２クロックサイクルでもって実
行されるので、共有ＲＡＭ制御部２２ａによっては実施
の形態１と同様な動作に従ったうえでの共有ＲＡＭ２３
ａに対する書き込み動作が行われる。

【００３５】さらに、このような手順に従って１ワード
単位の読み取りデータが書き込まれてしまうと、カウン
タ６３がカウントアップすることになり、次のアドレス
を読み出したうえで書き込む動作が実行される。その
後、転送すべきデータの読み出し及び書き込み動作を繰
り返して実行したうえ、転送長レジスタ６５にセットさ
れていた所定数のデータ転送が終了すると、データ転送
処理が終了したことになり、メモリ読み出し制御回路６
４がメインＣＰＵバス３を開放する結果、メインＣＰＵ
１１が再び動作可能となる。そして、このような実施の
形態４にかかる構成を採用した際には、メインＣＰＵ１
１での読み出し時の命令フェッチ時間及びループ実行時
間が不要となるため、実施の形態１にかかる構成を採用
した場合よりもデータ転送を高速化しうることになる。
なお、ここでは、メインＣＰＵ１１とサブＣＰＵ（０）
２１ａとの間におけるデータ受け渡し手順を述べている
が、メインＣＰＵ１１とサブＣＰＵ（１）２１ｂとの間
におけるデータ受け渡しの手順も同様となる。

【００３６】ところで、実施の形態４にかかるマルチＣ
ＰＵシステムにおいて、図７及び図８で示した実施の形
態２と同様、サブＣＰＵ（０）ブロック２ａの共有ＲＡ
Ｍ制御部２２ａを構成するデータ転送検出回路３８ａに
対し、共有メモリである共有ＲＡＭ２３ａの書き込みア
ドレスを指定するためのアドレス指定手段として機能す
るアドレスレジスタ回路４６ａ、アドレス選択回路４７
ａなどを設けておいてもよく、このような構成を採用し
た際には、共有ＲＡＭ２３ａにおける任意のアドレス領
域へのデータ転送が可能になる。さらにまた、図９で示
した実施の形態３と同じく、共有メモリへのデータ転送
数を指定する転送数指定手段として機能するためのアド
レスレジスタ５１ａや転送長レジスタ５３ａなどを設け
ておくことも可能であり、このような構成を採用した際
には、次回からのアドレス指定を行う必要がなくなる結
果として共有ＲＡＭ２３ａの同一アドレス領域に対する
データ転送が容易になるという利点が得られる。

【００３７】

【発明の効果】以上説明したように、本発明にかかるマ
ルチＣＰＵシステムによれば、メインＣＰＵのメモリか
らのデータ読み出し動作の開始を検出して共有メモリへ
のデータ書き込み動作の開始を指示する動作制御手段を
設けており、読み出し動作の開始に伴って書き込み動作
を開始するので、従来の形態におけるような２つの命令
ステップを必要とすることがなくなり、データ転送の高
速化を容易に実現できるという効果が得られる。そし
て、共有メモリの書き込みアドレスを指定するアドレス
指定手段を設けてもよく、アドレス指定手段を設ける
と、共有メモリにおける任意のアドレス領域に対するデ
ータ転送が可能になるという利点が得られる。

【００３８】また、共有メモリへのデータ転送数を指定
する転送数指定手段を設けておくことも可能であり、転
送数指定手段を設けておけば、共有メモリの同一アドレ
ス領域に対して繰り返しデータ転送を行うことができ
る。さらに、メインＣＰＵのメモリからのデータ読み出
し動作を制御する読み出し制御手段を設けておいてもよ
く、読み出し制御手段を設けた際には、メインＣＰＵで
の読み出し時の命令フェッチ時間及びループ実行時間が
不要となる結果、データ転送のより一層の高速化を図る
ことができるという効果が得られる。

【図面の簡単な説明】

【図１】実施の形態１〜３及び従来の形態にかかるマル
チＣＰＵシステムの全体構成を示すブロック図である。

【図２】実施の形態１〜３及び従来の形態にかかるメイ
ンＣＰＵ及びサブＣＰＵのメモリマップを示す説明図で
ある。

【図３】実施の形態１〜３にかかる共有ＲＡＭ制御部の
構成を示すブロック図である。

【図４】実施の形態１にかかるデータ転送検出回路の構
成を示すブロック図である。

【図５】実施の形態１〜３にかかるメインＣＰＵからサ
ブＣＰＵ（０）へのデータ転送の手順を示すフローチャ
ートである。

【図６】実施の形態１〜３にかかるデータ転送時のタイ
ムチャートである。

【図７】実施の形態２にかかるデータ転送検出回路の構
成を示すブロック図である。

【図８】実施の形態２にかかるアドレスレジスタ回路の
構成を示すブロック図である。

【図９】実施の形態３にかかるアドレスレジスタ回路の
構成を示すブロック図である。

【図１０】実施の形態４にかかるマルチＣＰＵシステム
の全体構成を示すブロック図である。

【図１１】実施の形態４にかかるメモリ読み出し制御部
の構成を示すブロック図である。

【図１２】従来の形態にかかる共有ＲＡＭ制御部の構成
を示すブロック図である。

【図１３】従来の形態にかかるメインＣＰＵからサブＣ
ＰＵ（０）へのデータ転送の手順を示すフローチャート
である。

【図１４】従来の形態にかかるデータ転送時のタイムチ
ャートである。

【符号の説明】１メインＣＰＵブロック２ａサブＣＰＵブロック１１メインＣＰＵ１２ＲＡＭ（メモリ）１４メモリ読み出し制御部（読み出し制御手段）２１ａサブＣＰＵ２３ａ共有ＲＡＭ（共有メモリ）３８ａデータ転送検出回路（動作制御手段）

Claims

【特許請求の範囲】

【請求項１】メインＣＰＵ及びサブＣＰＵを備えてお
り、共有メモリを介したうえでＣＰＵ同士間のデータ受
け渡しを実行するデータ転送制御方式のマルチＣＰＵシ
ステムであって、メインＣＰＵのメモリからのデータ読み出し動作の開始
を検出して共有メモリへのデータ書き込み動作の開始を
指示する動作制御手段を備えていることを特徴とするマ
ルチＣＰＵシステム。
【請求項２】請求項１記載のマルチＣＰＵシステムであ
って、共有メモリの書き込みアドレスを指定するアドレス指定
手段を備えていることを特徴とするマルチＣＰＵシステ
ム。
【請求項３】請求項２記載のマルチＣＰＵシステムであ
って、共有メモリへのデータ転送数を指定する転送数指定手段
を備えていることを特徴とするマルチＣＰＵシステム。
【請求項４】メインＣＰＵ及びサブＣＰＵを備えてお
り、共有メモリを介したうえでＣＰＵ同士間のデータ受
け渡しを実行するデータ転送制御方式のマルチＣＰＵシ
ステムであって、メインＣＰＵのメモリからのデータ読み出し動作を制御
する読み出し制御手段と、この読み出し制御手段の動作
開始を検出して共有メモリへのデータ書き込み動作の開
始を指示する動作制御手段とを備えていることを特徴と
するマルチＣＰＵシステム。
【請求項５】請求項４記載のマルチＣＰＵシステムであ
って、共有メモリの書き込みアドレスを指定するアドレス指定
手段を備えていることを特徴とするマルチＣＰＵシステ
ム。
【請求項６】請求項５記載のマルチＣＰＵシステムであ
って、共有メモリへのデータ転送数を指定する転送数指定手段
を備えていることを特徴とするマルチＣＰＵシステム。