JPS62117056A - マルチタスク処理方式 - Google Patents
マルチタスク処理方式Info
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- JPS62117056A JPS62117056A JP60258224A JP25822485A JPS62117056A JP S62117056 A JPS62117056 A JP S62117056A JP 60258224 A JP60258224 A JP 60258224A JP 25822485 A JP25822485 A JP 25822485A JP S62117056 A JPS62117056 A JP S62117056A
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- main
- processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔慨要〕
１つのメインプロセッサ（ＭＰＵ）と主記憶装置（ＭＳ
）をメインバスに接続し、該メインバスとは独立に設け
られている拡張バスに複数個のサブプロセッサ（ＳＰｔ
ｌ）を接続することによって、システムの増設を行い、
マルチタスクを実行する計算機システムにおいて、上記
メインバスと拡張バスとの間に、コミュニケーションレ
ジスタ（ＣＲ）と、アドレス変換レジスタ（ＡＣＲ）と
を設け、メインプロセッサ（ＭＰＵ）がサブプロセッサ
（ＳＰＵ）に割り込むことによってタスクの依頼を行う
際、依鎖先を同定するタスクビットと、主記憶ｔｃＷ、
（ＭＳ）上で選択したコントロールブロック（ＣＢ）
情報とを上記アドレス変換レジスタ（ＡＣＲ）に記憶し
ておく手段を設けることにより、上記サブプロセッサ（
ＳＰＵ）が、該タスクを実行するとき、該サブプロセッ
サ（ＳＰＵ）が認識しているコントロールブロック（Ｃ
Ｂ）ヲアクセスするだけで、上記゛アドレス変換レジス
タに記憶されているタスクビットとコントロールブロッ
ク（ＣＢ）情報とによって、上記メインプロセッサ（Ｍ
ＰＵ）が選択したコントロールブロック（ＣＢ）をアク
セスできるようにしたものである。
）をメインバスに接続し、該メインバスとは独立に設け
られている拡張バスに複数個のサブプロセッサ（ＳＰｔ
ｌ）を接続することによって、システムの増設を行い、
マルチタスクを実行する計算機システムにおいて、上記
メインバスと拡張バスとの間に、コミュニケーションレ
ジスタ（ＣＲ）と、アドレス変換レジスタ（ＡＣＲ）と
を設け、メインプロセッサ（ＭＰＵ）がサブプロセッサ
（ＳＰＵ）に割り込むことによってタスクの依頼を行う
際、依鎖先を同定するタスクビットと、主記憶ｔｃＷ、
（ＭＳ）上で選択したコントロールブロック（ＣＢ）
情報とを上記アドレス変換レジスタ（ＡＣＲ）に記憶し
ておく手段を設けることにより、上記サブプロセッサ（
ＳＰＵ）が、該タスクを実行するとき、該サブプロセッ
サ（ＳＰＵ）が認識しているコントロールブロック（Ｃ
Ｂ）ヲアクセスするだけで、上記゛アドレス変換レジス
タに記憶されているタスクビットとコントロールブロッ
ク（ＣＢ）情報とによって、上記メインプロセッサ（Ｍ
ＰＵ）が選択したコントロールブロック（ＣＢ）をアク
セスできるようにしたものである。
本発明は、１つのメインプロセッサ（ＭＰＵ）と主記憶
装置（ＭＳ）をメインバスに接続し、該メインバスとは
独立に設けられている拡張バスに複数個のサブプロセッ
サ（ＳＰｔｌ）を接続することによって、システムの増
設を行う計算機システムにおけるマルチタスク処理方式
に関する。
装置（ＭＳ）をメインバスに接続し、該メインバスとは
独立に設けられている拡張バスに複数個のサブプロセッ
サ（ＳＰｔｌ）を接続することによって、システムの増
設を行う計算機システムにおけるマルチタスク処理方式
に関する。
最近の計算機技術の進歩に伴って、該計算機システムで
処理されるデータの増大化と多様化が進み、それに対応
した機能の追加が必要になってきている 一方、最近の高集積化技術の著しい進歩に伴って、大き
な機能ブロック （例えば、プロセッサ）単位で、計算
機システムの機能を追加することが多くなってきており
、従来方式においては、該機能追加の度に、既存のオペ
レイティングシステム（Ｏ５）等に対する影響があり、
対応が困難になってきた。
処理されるデータの増大化と多様化が進み、それに対応
した機能の追加が必要になってきている 一方、最近の高集積化技術の著しい進歩に伴って、大き
な機能ブロック （例えば、プロセッサ）単位で、計算
機システムの機能を追加することが多くなってきており
、従来方式においては、該機能追加の度に、既存のオペ
レイティングシステム（Ｏ５）等に対する影響があり、
対応が困難になってきた。
こうした事情から、既存システムに何らの手を加えるこ
となく、プロセッサ単位のオプションの追加を行い、マ
ルチタスクの実行を簡単に可能とする方式が要求される
ようになってきた。
となく、プロセッサ単位のオプションの追加を行い、マ
ルチタスクの実行を簡単に可能とする方式が要求される
ようになってきた。
〔従来の技術と発明が解決しようとする問題点〕第４図
は従来のタスク実行方式を説明する図である。
は従来のタスク実行方式を説明する図である。
即ち、従来方式においては、メインバス上のホストプロ
セッサ（メインプロセッサ（ＭＰＵ） ） １が、コミ
ュニケーションレジスタ（ＣＲ）を介して、拡張ハス上
のサブプロセッサ（ＳＰｔｌ） ２に対しタスクを指令
する場合、両プロセッサからアクセス可能な、例えば、
メインバス上の上記↑、ａ装置（ＭＳ）３にコントロー
ルブロック（ＣＢ） ３１を設け、コマンドの指令、及
び該タスクの処理結果の受は取りを行っていた。
セッサ（メインプロセッサ（ＭＰＵ） ） １が、コミ
ュニケーションレジスタ（ＣＲ）を介して、拡張ハス上
のサブプロセッサ（ＳＰｔｌ） ２に対しタスクを指令
する場合、両プロセッサからアクセス可能な、例えば、
メインバス上の上記↑、ａ装置（ＭＳ）３にコントロー
ルブロック（ＣＢ） ３１を設け、コマンドの指令、及
び該タスクの処理結果の受は取りを行っていた。
更に、具体的に述べれば、両ブロセソザが、主記憶装置
（ＭＳ） ３上の上記コントロールブロック（ＣＢ）
３ｉを使用中は、該領域に対するコンフリクションの面
から、他のサブプロセッサ（ＳＰｔｌ） ２に対して
、タスクを多重に依頼することができない問題があった
。
（ＭＳ） ３上の上記コントロールブロック（ＣＢ）
３ｉを使用中は、該領域に対するコンフリクションの面
から、他のサブプロセッサ（ＳＰｔｌ） ２に対して
、タスクを多重に依頼することができない問題があった
。
従って、タスクを多重化する場合、ホスト側】でのオペ
レイティングシステム（Ｏ８）の変更ばかりでなく、サ
ブプロセッサ（ＳＰＵ） ２側のオペレイティングシス
テム（Ｏ３）にも大幅な変更を伴うと云う問題があった
。
レイティングシステム（Ｏ８）の変更ばかりでなく、サ
ブプロセッサ（ＳＰＵ） ２側のオペレイティングシス
テム（Ｏ３）にも大幅な変更を伴うと云う問題があった
。
又、メインプロセッサ（ＭＰｌｌ） ］が別のタスクを
出力するタイミングと、サブプロセッサ（ＳＰｌ、ｌ）
２がステータスを返送してくるタイミングとの間に、
衝突を防止する制御が必要であった。
出力するタイミングと、サブプロセッサ（ＳＰｌ、ｌ）
２がステータスを返送してくるタイミングとの間に、
衝突を防止する制御が必要であった。
本発明は上記従来の欠点に鑑み、リブブＤセフサ（ＳＰ
Ｕ）より、メインプロセッサ（Ｍｌｌｌｌ）が接続され
ているメインバス上の主記憶装置（ＭＳ）をアクセスす
る場合、該メインプロセッサ（ＭＰＵ）からの情報に基
づいて、該サブプロセッサ（ＳＰ（＋）からのアドレス
の変換を行うことにより、メイン／サブ両プロセッサか
らのタスクを多重化することを容易にする方法を提供す
ることを目的とするものである。
Ｕ）より、メインプロセッサ（Ｍｌｌｌｌ）が接続され
ているメインバス上の主記憶装置（ＭＳ）をアクセスす
る場合、該メインプロセッサ（ＭＰＵ）からの情報に基
づいて、該サブプロセッサ（ＳＰ（＋）からのアドレス
の変換を行うことにより、メイン／サブ両プロセッサか
らのタスクを多重化することを容易にする方法を提供す
ることを目的とするものである。
第１図は本発明の詳細な説明する図であり、第２図は本
発明の一実施例をブロック図で示した図である。
発明の一実施例をブロック図で示した図である。
本発明においては、第１図に示した如く、メインプロセ
ッサ（ＭＰＵ）が、主記憶装置（ＭＳ） ３上に設けら
れている複数個のコントロールブロック（ＣＢＯ〜ｎ）
の空きブロックを捕捉して、サブプロセッサ（ＳＰＵ＞
にタスクを依頼した場合、該タスク依頼を受けたサブプ
ロセッサ（ＳＰＵ）は見掛は上、図示の如き特定の固定
のアドレスのコントロールブロック（ＣＢ） ３１’を
アクセスすることにより、上記メインプロセッサ（ＭＰ
Ｕ）が選択したコントロールブロック（ＣＢ Ｏ＝ｎ）
３１をアクセスできるように、アドレス変換レジスタ
４を設けるように構成する。
ッサ（ＭＰＵ）が、主記憶装置（ＭＳ） ３上に設けら
れている複数個のコントロールブロック（ＣＢＯ〜ｎ）
の空きブロックを捕捉して、サブプロセッサ（ＳＰＵ＞
にタスクを依頼した場合、該タスク依頼を受けたサブプ
ロセッサ（ＳＰＵ）は見掛は上、図示の如き特定の固定
のアドレスのコントロールブロック（ＣＢ） ３１’を
アクセスすることにより、上記メインプロセッサ（ＭＰ
Ｕ）が選択したコントロールブロック（ＣＢ Ｏ＝ｎ）
３１をアクセスできるように、アドレス変換レジスタ
４を設けるように構成する。
具体的には、第２図の実施例で示した如く、１つのメイ
ンプロセッサ（ＭＰＵ） １と主記憶装置（ＭＳ）３を
メインバスに接続し、該メインバスとは独立に設けられ
ている拡張バスに複数個のサブプロセッサ（ＳＰＵ １
〜ｎ） ２を接続することによって、システムの増設を
行う計算機システムにおいて、上記メインバスと拡張バ
スとの間に、コミュニケーションレジスタ（ＣＲ） ５
と、アドレス変換レジスタ（八ＣＲ） ４とを設け、上
記メインプロセッサ（ＭＰＵ）■からサブプロセッサ（
ＳＰＵ １〜ｎ） ２に対して、タスクを指令する場合
、上記メインプロセッサ（ＭＰＵ） １が主記憶装置（
ＭＳ） ３上のコントロールブロック（ＣＢ） ３１の
空き領域に制御情報をセットすると共に、上記コミュニ
ケーションレジスタ（ＣＲ）５にサブプロセッサ（ＳＰ
Ｕ １＝ｎ） ２に対する割り込み要求ビットと、タス
クビットを設定した後、上記アドレス変換レジスタ（Ａ
ＣＲ） ４に、当該コントロールブロック（ＣＢ） ３
１情報と、タスクビット情報を記憶しておき、上記サブ
プロセッサ（ＳＰＵ １〜ｎ） ２が、自己に対する割
り込み要求であることを、上記タスクビットを取り込む
によって認識し、該別す込みビットをエコーリセットし
て、上記メインプロセッサ（ＭＰＵ） １から指示され
たタスクを実行する為に、上記コントロールブロック（
ＣＢ） ３１をアクセスする際、当該サブプロセッサ（
ＳＰＵ １〜ｎ） ２が認識しているコントロールブロ
ック（ＣＢ） ３１゛のアドレスをアクセスするだけで
、該アドレスが上記アドレス変換レジスタ（ＡＣＲ）
４に記憶されているタスクビット情報と、コントロール
ブロック（ＣＢ＞ ３１ ｍ報とによってアドレス変換
され、上記メインバスの主記憶装置（ＭＳ） ３上のコ
ントロールブロック（ＣＢ） ３１をアクセスできるよ
うに構成する。
ンプロセッサ（ＭＰＵ） １と主記憶装置（ＭＳ）３を
メインバスに接続し、該メインバスとは独立に設けられ
ている拡張バスに複数個のサブプロセッサ（ＳＰＵ １
〜ｎ） ２を接続することによって、システムの増設を
行う計算機システムにおいて、上記メインバスと拡張バ
スとの間に、コミュニケーションレジスタ（ＣＲ） ５
と、アドレス変換レジスタ（八ＣＲ） ４とを設け、上
記メインプロセッサ（ＭＰＵ）■からサブプロセッサ（
ＳＰＵ １〜ｎ） ２に対して、タスクを指令する場合
、上記メインプロセッサ（ＭＰＵ） １が主記憶装置（
ＭＳ） ３上のコントロールブロック（ＣＢ） ３１の
空き領域に制御情報をセットすると共に、上記コミュニ
ケーションレジスタ（ＣＲ）５にサブプロセッサ（ＳＰ
Ｕ １＝ｎ） ２に対する割り込み要求ビットと、タス
クビットを設定した後、上記アドレス変換レジスタ（Ａ
ＣＲ） ４に、当該コントロールブロック（ＣＢ） ３
１情報と、タスクビット情報を記憶しておき、上記サブ
プロセッサ（ＳＰＵ １〜ｎ） ２が、自己に対する割
り込み要求であることを、上記タスクビットを取り込む
によって認識し、該別す込みビットをエコーリセットし
て、上記メインプロセッサ（ＭＰＵ） １から指示され
たタスクを実行する為に、上記コントロールブロック（
ＣＢ） ３１をアクセスする際、当該サブプロセッサ（
ＳＰＵ １〜ｎ） ２が認識しているコントロールブロ
ック（ＣＢ） ３１゛のアドレスをアクセスするだけで
、該アドレスが上記アドレス変換レジスタ（ＡＣＲ）
４に記憶されているタスクビット情報と、コントロール
ブロック（ＣＢ＞ ３１ ｍ報とによってアドレス変換
され、上記メインバスの主記憶装置（ＭＳ） ３上のコ
ントロールブロック（ＣＢ） ３１をアクセスできるよ
うに構成する。
即ち、本発明によれば、１つのメインプロセッサ（ＭＰ
Ｕ）と主記憶装置（ＭＳ）をメインバスに接続し、該メ
インバスとは独立に設けられている拡張バスに複数個の
サブプロセッサ（ＳＰＵ）を接続することによって、シ
ステムの増設を行いマルチタスクを実行する計算機シス
テムにおいて、上記メインバスと拡張バスとの間に、コ
ミュニケーションレジスタ（ＣＲ）と、アドレス変換レ
ジスタ（ＡＣＲ）とを設け、メインプロセッサ（ＭＰＵ
）がサブプロセッサ（ＳＰＵ）に割り込むことによって
タスクの依頼を行う際、依頼先を同定するタスクビット
と、主記憶装置（ＭＳ）上で選択したコントロールブロ
ック（ＣＢ）情報とを、上記アドレス変換レジスタ（Ａ
ＣＲ）に記憶しておく手段を設けることにより、上記サ
ブプロセッサ（ＳＰＵ）が、該タスクを実行するとき、
該サブプロセッサ（ＳＰＵ）が認識しているコントロー
ルブロック（ＣＢ）をアクセスするだけで、上記アドレ
ス変換レジスタ（ＡＣＲ）に記憶されているタスクビッ
ト情報と、コントロールブロック（ＣＢ）情報とによっ
て、上記メインプロセッサ（ＭＰＵ）が選択したコント
ロールブロック（ＣＢ）をアクセスできるようにしたも
のであるので、メインプロセッサ（ＭＰＵ）、及びサブ
プロセッサ（ＳＰＩ＋）側のソフトウェアの変更を行う
ことなくシステムアップを行い、マルチタスクの実行が
容易にできる効果がある。
Ｕ）と主記憶装置（ＭＳ）をメインバスに接続し、該メ
インバスとは独立に設けられている拡張バスに複数個の
サブプロセッサ（ＳＰＵ）を接続することによって、シ
ステムの増設を行いマルチタスクを実行する計算機シス
テムにおいて、上記メインバスと拡張バスとの間に、コ
ミュニケーションレジスタ（ＣＲ）と、アドレス変換レ
ジスタ（ＡＣＲ）とを設け、メインプロセッサ（ＭＰＵ
）がサブプロセッサ（ＳＰＵ）に割り込むことによって
タスクの依頼を行う際、依頼先を同定するタスクビット
と、主記憶装置（ＭＳ）上で選択したコントロールブロ
ック（ＣＢ）情報とを、上記アドレス変換レジスタ（Ａ
ＣＲ）に記憶しておく手段を設けることにより、上記サ
ブプロセッサ（ＳＰＵ）が、該タスクを実行するとき、
該サブプロセッサ（ＳＰＵ）が認識しているコントロー
ルブロック（ＣＢ）をアクセスするだけで、上記アドレ
ス変換レジスタ（ＡＣＲ）に記憶されているタスクビッ
ト情報と、コントロールブロック（ＣＢ）情報とによっ
て、上記メインプロセッサ（ＭＰＵ）が選択したコント
ロールブロック（ＣＢ）をアクセスできるようにしたも
のであるので、メインプロセッサ（ＭＰＵ）、及びサブ
プロセッサ（ＳＰＩ＋）側のソフトウェアの変更を行う
ことなくシステムアップを行い、マルチタスクの実行が
容易にできる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第２図が本発明の一実施例をブロック図で示した
図であり、第３図はコミュニケーションレジスタ（ＣＲ
）の詳細を示した図であり、第２図におけるアドレス変
換レジスタ（ＡＣＲ） ４．及びコミュニケーションレ
ジスタ（ＣＲ） ５が本発明を実施するのに必要な機能
ブロックである。尚、全図を通して同じ符号は同じ対象
物を示している。
図であり、第３図はコミュニケーションレジスタ（ＣＲ
）の詳細を示した図であり、第２図におけるアドレス変
換レジスタ（ＡＣＲ） ４．及びコミュニケーションレ
ジスタ（ＣＲ） ５が本発明を実施するのに必要な機能
ブロックである。尚、全図を通して同じ符号は同じ対象
物を示している。
■ 先ず、メインプロセッサ（以下、ＭＰＵと云う）１
がサブプロセッサ（以下、ＳＰｕと云う）２にタスクを
依頼する場合、コミュニケーションレジスタ（ＣＲ）
５に対して、該タスクを依頼するサブプロセッサ（ＳＰ
ＵＩ〜ｎ）２に対応したタスクとット５１をセットする
。（第３図（ａ）において、斜線で示す） ■ ＭＰ［Ｊ １は引き続き、主記憶装置（＋１５）
３上のコントロールプロ・ツク（ＣＯ） ３１の使用可
能なブロック（１〜ｎ） （第１図参照）を選択し７、
制御情報をセットする。
がサブプロセッサ（以下、ＳＰｕと云う）２にタスクを
依頼する場合、コミュニケーションレジスタ（ＣＲ）
５に対して、該タスクを依頼するサブプロセッサ（ＳＰ
ＵＩ〜ｎ）２に対応したタスクとット５１をセットする
。（第３図（ａ）において、斜線で示す） ■ ＭＰ［Ｊ １は引き続き、主記憶装置（＋１５）
３上のコントロールプロ・ツク（ＣＯ） ３１の使用可
能なブロック（１〜ｎ） （第１図参照）を選択し７、
制御情報をセットする。
■ このとき、アドレス変換レジスタ（ＡＣＲ） ４に
、どのコントロールブロック（ＣＢＯ〜ｎ）を使用し、
どのタスクビットに対応しているかを記憶しておく。
、どのコントロールブロック（ＣＢＯ〜ｎ）を使用し、
どのタスクビットに対応しているかを記憶しておく。
■ 次に、ＭＰＩＩ １はコミュニケーションレジスタ
（ＣＲ） ５に割り込み要求ビット（第３図（ａ）にお
いて、ＭＳ８ビット で示す）をセットし、５ＰＩＪ
（１〜ｎ） ２の何れかに割り込みをかける。（第３図
参照） ■ 該割り込みを受けた５ＰＵ（ｋ） ２は自己に対す
るタスク依頼であるかどうかを、上記タスクビット位置
（５１）によってチェックし、若し違っていると、当該
割り込み要求をＳＰ［Ｊ（ｋ＋１） ２にディジーチェ
インで通知する。
（ＣＲ） ５に割り込み要求ビット（第３図（ａ）にお
いて、ＭＳ８ビット で示す）をセットし、５ＰＩＪ
（１〜ｎ） ２の何れかに割り込みをかける。（第３図
参照） ■ 該割り込みを受けた５ＰＵ（ｋ） ２は自己に対す
るタスク依頼であるかどうかを、上記タスクビット位置
（５１）によってチェックし、若し違っていると、当該
割り込み要求をＳＰ［Ｊ（ｋ＋１） ２にディジーチェ
インで通知する。
■ 該当５ＰＵ（ｊ） ２は、自己に対する割り込みで
あることを、上記タスクビット位置（５１）から認識す
ると、上記コミュニケーションレジスタ（ＣＲ） ５上
の割り込みビット （第３図参照）をエコーリセットす
る。
あることを、上記タスクビット位置（５１）から認識す
ると、上記コミュニケーションレジスタ（ＣＲ） ５上
の割り込みビット （第３図参照）をエコーリセットす
る。
■ 該５ＰＵ（ｊ） ２は、上記コミュニケーションレ
ジスタ（ＣＲ） ５の該当位置（第３図（ｂ）において
、斜線で示す）に自分のタスクビットを立て、ＭＰＵ１
に割り込みをかけて、上記タスクに対応したコントロー
ルブロック（ＣＢ） ３１に対するアクセスを行う。
（第１図参照） ■ ５ＰＵ（ｊ） ２から、上記コントロールブロック
（ＣＢ）アクセスが起こると、バスアービトレーシジン
コントローラ６により、メインバスの使用許諾信号が発
生され、該コントロールブロック（ＣＢ） ３１に対す
るアドレス情報の、例えば、特定の４ビツトが、当＃亥
アドレス変換レジスタ（ＡＣＲ） ４においてアドレス
変換され、マルチプレクサ゛１を通して、メインハスに
送出されることにより、該アドレス変換を受けない他の
アドレス情報と共働して、当−亥コントロールブロ・ツ
ク（Ｃｌｌ） ３１の該当エリアに対するアクセスが行
われる。
ジスタ（ＣＲ） ５の該当位置（第３図（ｂ）において
、斜線で示す）に自分のタスクビットを立て、ＭＰＵ１
に割り込みをかけて、上記タスクに対応したコントロー
ルブロック（ＣＢ） ３１に対するアクセスを行う。
（第１図参照） ■ ５ＰＵ（ｊ） ２から、上記コントロールブロック
（ＣＢ）アクセスが起こると、バスアービトレーシジン
コントローラ６により、メインバスの使用許諾信号が発
生され、該コントロールブロック（ＣＢ） ３１に対す
るアドレス情報の、例えば、特定の４ビツトが、当＃亥
アドレス変換レジスタ（ＡＣＲ） ４においてアドレス
変換され、マルチプレクサ゛１を通して、メインハスに
送出されることにより、該アドレス変換を受けない他の
アドレス情報と共働して、当−亥コントロールブロ・ツ
ク（Ｃｌｌ） ３１の該当エリアに対するアクセスが行
われる。
■ ５ＰＵ（ｊ） ２では、上記コントロールブロック
（ＣＢ） ３１から読み取った制御情報を元に、タスク
を実行し、該タスクを終了すると、終了情報を、上記と
同じようにして、当該コントロールブロック（ＣＢ）
３１のエリアに書き込むように機能する。
（ＣＢ） ３１から読み取った制御情報を元に、タスク
を実行し、該タスクを終了すると、終了情報を、上記と
同じようにして、当該コントロールブロック（ＣＢ）
３１のエリアに書き込むように機能する。
［相］ ８亥ＳＰＵ （ｊ ） ２は、最後にタスクビ
ット５２と。
ット５２と。
ＭＰＵ １に対する割り込み要求（第３図（ｂ）のＭＳ
８ビット参照）をコミュニケーションレジスタ（ＣＲ）
５にセットする。
８ビット参照）をコミュニケーションレジスタ（ＣＲ）
５にセットする。
■ 該５ＰＩＩ （Ｄ ２からの割り込み要求を受けた
ＭＰＵ１は、コミュニケーションレジスタ（ＣＲ） ２
のタスクビット５２を見て、該ビットをエコーリセット
し、当該コントロールブロック（ＣＢ）より終了情報を
引き取ることにより、一連のタスクの実行を終了する。
ＭＰＵ１は、コミュニケーションレジスタ（ＣＲ） ２
のタスクビット５２を見て、該ビットをエコーリセット
し、当該コントロールブロック（ＣＢ）より終了情報を
引き取ることにより、一連のタスクの実行を終了する。
尚、通常の主記憶装置（ＭＳ） ３に対するアクセスは
、上記アドレス変換を受けることなく実行されるように
動作する。
、上記アドレス変換を受けることなく実行されるように
動作する。
このように、本発明は、メインプロセッサ（ＭＰＵ）が
サブプロセッサ（ＳＰｕ）に対し、割り込みによってタ
スク依頼を行う際、主記憶装置（ＭＳ）上のコントロー
ルブロック（ＣＢ）の空きブロックを選択したその選択
情報と、サブプロセッサ（ＳＰＵ）を同定するタスクビ
ット情報を、アドレス変換レジスタ（ＡＣＲ）に記憶し
ておき、サブプロセッサ（ＳＰＵ）が該タスクを実行す
るのに必要なコントロールブロック（ＣＢ）に対するア
クセスがあると、８亥アドレスを、上記コントロールブ
ロック（ＣＢ）選択情報と。
サブプロセッサ（ＳＰｕ）に対し、割り込みによってタ
スク依頼を行う際、主記憶装置（ＭＳ）上のコントロー
ルブロック（ＣＢ）の空きブロックを選択したその選択
情報と、サブプロセッサ（ＳＰＵ）を同定するタスクビ
ット情報を、アドレス変換レジスタ（ＡＣＲ）に記憶し
ておき、サブプロセッサ（ＳＰＵ）が該タスクを実行す
るのに必要なコントロールブロック（ＣＢ）に対するア
クセスがあると、８亥アドレスを、上記コントロールブ
ロック（ＣＢ）選択情報と。
タスクビット情報とに基づいて、上記メインプロセッサ
（ＭＰＵ）が選択したコントロールブロック（ＣＢ）の
アドレスに変換するようにして、複数個のサブプロセッ
サ（ＳＰｔｌ）に対応したタスクの多重化を可能とした
所に特徴がある。
（ＭＰＵ）が選択したコントロールブロック（ＣＢ）の
アドレスに変換するようにして、複数個のサブプロセッ
サ（ＳＰｔｌ）に対応したタスクの多重化を可能とした
所に特徴がある。
以上、詳細に説明したように、本発明のマルチタスク処
理方式は、１つのメインプロセッサ（ＭＰＵ）と主記憶
装置（ＭＳ）をメインバスに接続し、該メインバスとは
独立に設けられている拡張バスに複数個のサブプロセッ
サ（ＳＰＩＩ）を接続することによって、システムの増
設を行いマルチタスクを実行する計算機システムにおい
て、上記メインバスと拡張バスとの間に、コミュニケー
ションレジスタ（ＣＲ）と、アドレス変換レジスタ（Ａ
ＣＲ）とを設け、メインプロセッサ（ＭＰＵ）がサブプ
ロセッサ（ＳＰＵ＞に割り込むことによってタスクの依
頼を行う際、依幀先を同定するタスクビットと、主記憶
装置（ＭＳ）上で選択したコントロールブロック（ＣＢ
）情報とを、上記アドレス変換レジスタ（ＡＣＲ）に記
憶しておく手段を設けることにより、上記サブプロセッ
サ（ＳＰＩＪ）が、該タスクを実行するとき、該サブプ
ロセッサ（ＳＰＵ）が認識しているコントロールブロッ
ク（ＣＢ）をアレセスするだけで、上記アドレス変換レ
ジスタ（八ＣＲ）に記憶されているタスクビット情報と
、コントロールブロック（ＣＢ）情報とによって、上記
メインプロセッサ（ＭＰＵ）が選択したコントロールブ
ロック（ＣＢ）をアクセスできるようにしたものである
ので、メインプロセッサ（１１ＰＵ）、及びサブプロセ
ッサ（ＳＰＵ）側のソフトウェアの変更を行うことなく
システムアップを行い、マルチタスクの実行が容易にで
きる効果がある。
理方式は、１つのメインプロセッサ（ＭＰＵ）と主記憶
装置（ＭＳ）をメインバスに接続し、該メインバスとは
独立に設けられている拡張バスに複数個のサブプロセッ
サ（ＳＰＩＩ）を接続することによって、システムの増
設を行いマルチタスクを実行する計算機システムにおい
て、上記メインバスと拡張バスとの間に、コミュニケー
ションレジスタ（ＣＲ）と、アドレス変換レジスタ（Ａ
ＣＲ）とを設け、メインプロセッサ（ＭＰＵ）がサブプ
ロセッサ（ＳＰＵ＞に割り込むことによってタスクの依
頼を行う際、依幀先を同定するタスクビットと、主記憶
装置（ＭＳ）上で選択したコントロールブロック（ＣＢ
）情報とを、上記アドレス変換レジスタ（ＡＣＲ）に記
憶しておく手段を設けることにより、上記サブプロセッ
サ（ＳＰＩＪ）が、該タスクを実行するとき、該サブプ
ロセッサ（ＳＰＵ）が認識しているコントロールブロッ
ク（ＣＢ）をアレセスするだけで、上記アドレス変換レ
ジスタ（八ＣＲ）に記憶されているタスクビット情報と
、コントロールブロック（ＣＢ）情報とによって、上記
メインプロセッサ（ＭＰＵ）が選択したコントロールブ
ロック（ＣＢ）をアクセスできるようにしたものである
ので、メインプロセッサ（１１ＰＵ）、及びサブプロセ
ッサ（ＳＰＵ）側のソフトウェアの変更を行うことなく
システムアップを行い、マルチタスクの実行が容易にで
きる効果がある。
第１図は本発明の詳細な説明する図。
第２図は本発明の一実施例をブロック図で示した図。
第３図はコミュニケーションレジスタ（ＣＲ）の詳細を
示した図。 第４図は従来のタスク実行方式を説明する図。 である。 図面において、 １はメインプロセッサ（ＭＰＵ）。 ２はサブプロセッサ（ＳＰＵ ＯＮｎ）。 ３は主記憶装置（ＭＳ） 。 ３１はコントロールブロック（ＣＢ、ＣＢ ０＝ｎ）。 ４はアドレス変換レジスタ（ＡＣＲ） 。 ５はコミュニケーションレジスタ（ＣＲ）。 ６はバスアービトレーションコントローラ。 コミ１１１丁−ンヨンレン°Ｚり（ＯＲ）の肖ス細友ポ
しｔて図 招３図
示した図。 第４図は従来のタスク実行方式を説明する図。 である。 図面において、 １はメインプロセッサ（ＭＰＵ）。 ２はサブプロセッサ（ＳＰＵ ＯＮｎ）。 ３は主記憶装置（ＭＳ） 。 ３１はコントロールブロック（ＣＢ、ＣＢ ０＝ｎ）。 ４はアドレス変換レジスタ（ＡＣＲ） 。 ５はコミュニケーションレジスタ（ＣＲ）。 ６はバスアービトレーションコントローラ。 コミ１１１丁−ンヨンレン°Ｚり（ＯＲ）の肖ス細友ポ
しｔて図 招３図
Claims (1)
- 【特許請求の範囲】 １つのメインプロセッサ（ＭＰＵ）（１）と主記憶装置
（ＭＳ）（３）をメインバスに接続し、該メインバスと
は独立に設けられている拡張バスに複数個のサブプロセ
ッサ（ＳＰＵ１〜ｎ）（２）を接続することによって、
システムの増設を行い、マルチタスクを実行する計算機
システムにおいて、 上記メインバスと拡張バスとの間に、コミュニケーショ
ンレジスタ（ＣＲ）（５）と、アドレス変換レジスタ（
ＡＣＲ）（４）とを設け、 上記メインプロセッサ（ＭＰＵ）（１）からサブプロセ
ッサ（ＳＰＵ１〜ｎ）（２）に対して、タスクを指令す
る場合、上記メインプロセッサ（ＭＰＵ）（１）が主記
憶装置（ＭＳ）（３）上のコントロールブロック（ＣＢ
）（３１）の空き領域に制御情報をセットすると共に、
上記コミュニケーションレジスタ（ＣＲ）（５）にサブ
プロセッサ（ＳＰＵ１〜ｎ）（２）に対する割り込み要
求ビットと、該タスクを依頼するサブプロセッサ（ＳＰ
Ｕ１〜ｎ）（２）に対応したタスクビットを設定した後
、 上記アドレス変換レジスタ（ＡＣＲ）（４）に、当該コ
ントロールブロック（ＣＢ）（３１）情報と、タスクビ
ット情報を記憶しておき、 上記サブプロセッサ（ＳＰＵ１〜ｎ）（２）が、自己に
対する割り込み要求であることを、上記タスクビットを
取り込むことによって認識し、該割り込みビットをエコ
ーリセットして、上記メインプロセッサ（ＭＰＵ）（１
）から指示されたタスクを実行する為に、上記コントロ
ールブロック（ＣＢ）（３１）をアクセスする際、当該
サブプロセッサ（ＳＰＵ１〜ｎ）（２）の認識している
コントロールブロック（ＣＢ）（３１′）をアクセスす
るだけで、上記アドレス変換レジスタ（ＡＣＲ）（４）
に記憶されているタスクビットと、コントロールブロッ
ク（ＣＢ）（３１）情報とによって、該アクセスアドレ
スが変換され、上記メインバスの主記憶装置（ＭＳ）（
３）上の、上記メインプロセッサ（ＭＰＵ）（１）が捕
捉したコントロールプロラグ（ＣＢ）（３１）をアクセ
スできるように制御することを特徴とするマルチタスク
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258224A JPS62117056A (ja) | 1985-11-18 | 1985-11-18 | マルチタスク処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258224A JPS62117056A (ja) | 1985-11-18 | 1985-11-18 | マルチタスク処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117056A true JPS62117056A (ja) | 1987-05-28 |
| JPH0156418B2 JPH0156418B2 (ja) | 1989-11-30 |
Family
ID=17317240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258224A Granted JPS62117056A (ja) | 1985-11-18 | 1985-11-18 | マルチタスク処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003151A (ja) * | 2008-06-20 | 2010-01-07 | Renesas Technology Corp | データ処理装置 |
| JP2014063510A (ja) * | 2013-11-19 | 2014-04-10 | Renesas Electronics Corp | データ処理装置 |
-
1985
- 1985-11-18 JP JP60258224A patent/JPS62117056A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003151A (ja) * | 2008-06-20 | 2010-01-07 | Renesas Technology Corp | データ処理装置 |
| JP2014063510A (ja) * | 2013-11-19 | 2014-04-10 | Renesas Electronics Corp | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156418B2 (ja) | 1989-11-30 |
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