JPH08221353A - データ処理システムにおいてデータを多次元転送する方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ処理システムにおいて多次元ＤＭＡ転
送を少ない割込回数で実現し、ソフトウエアのオーバヘ
ッドを低減または除去する。 【解決手段】 ３次元ＤＭＡ転送を実行するため、独立
に制御される３つのセクションに分割された転送カウン
タレジスタ７６に初期カウンタ値がロードされる。デー
タは連続的に発生されるアドレスからレジスタ７６の第
１のセクションの値で決定される第１の所定回数の間転
送される。オフセット値が最後に発生されたアドレスに
加えられる。処理は第２の所定回数の間反復される。他
のオフセット値が発生されたアドレスに加えられる。以
上の処理がレジスタ７６の第３のセクションで決まる回
数反復される。バックアップレジスタ７７から初期カウ
ンタ値がレジスタ７６に再ロードされ、新しい転送要求
が前の転送と同じカウンタ値を要求していればＤＭＡコ
ントローラ８０は用意ができていることになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は一般的にはデータ
処理システムに関し、かつより特定的には、データ処理
システムにおける多次元（ｍｕｌｔｉ−ｄｉｍｅｎｓｉ
ｏｎａｌ）データ転送に関する。

【０００２】

【従来の技術】データ処理システムにおいては、ダイレ
クトメモリアクセス（ＤＭＡ）コントローラが中央処理
ユニット（ＣＰＵ）と独立にメモリをアクセスするため
にしばしば使用される。伝統的なＤＭＡコントローラは
それ自身のソースおよびデスティネイションレジスタと
アドレスカウンタレジスタを含む。ＣＰＵはＤＭＡ転送
のための初期転送パラメータがＤＭＡコントローラにロ
ードされるようにしかつソースのメモリ空間からデステ
ィネイションのメモリ空間へのデータのＤＭＡ転送を開
始する。該メモリ空間はデータ処理システムの内部のも
のであってもよくあるいは外部のものであってもよい。
前記転送パラメータはソースおよびデスティネイション
アドレス、およびカウンタ値を含む。ＤＭＡコントロー
ラは次にデータの実際の転送を制御し、ＣＰＵを他のタ
スクのために自由にする。おのおののＤＭＡ転送の間に
通常データのブロック全体が転送される。データのブロ
ックのサイズは前記カウンタ値によって制御される。

【０００３】ＤＭＡ転送が開始された時、転送されるべ
き第１のアドレスが前記ソースまたはデスティネイショ
ンレジスタに与えられる。アドレスカウンタレジスタが
前記カウンタ値によってロードされアドレス転送の数を
規定する。おのおのの転送の後、アドレスソースレジス
タまたはデスティネイションレジスタ、あるい両方、は
増分されかつ前記アドレスカウンタ値が減分される。該
転送はアドレスカウンタレジスタのカウンタ値がゼロに
等しくなった時に完了する。ＤＭＡコントローラは次に
ＣＰＵに割込みをかけて該ＣＰＵにＤＭＡ転送が完了し
たことを通知する。

【０００４】

【発明が解決しようとする課題】伝統的なＤＭＡコント
ローラにおいては、データのＤＭＡ転送が必要とされる
たびごとに、ＣＰＵは新しい転送パラメータをロードし
かつＤＭＡ転送を開始する。ＣＰＵはＤＭＡ転送が完了
するたびごとに割込みを受ける。その結果、ＣＰＵはお
のおののＤＭＡ転送の始めおよび終りの双方において関
与しなければならない。

【０００５】従って、本発明の目的は、このような伝統
的なＤＭＡコントローラの不都合を除去することにあ
る。

【０００６】

【課題を解決するための手段】従って、本発明によれ
ば、１つの形態で、データ処理システムにおけるデータ
にアクセスする方法が提供される。該方法はメモリにあ
るロケーションの第１のアドレスを格納する段階、カウ
ンタ値を格納する段階、前記第１のアドレスでスタート
し、前記カウンタ値によって決定される第１の所定の数
の回数の間ひき続き発生されるアドレスで前記メモリ内
のデータをアクセスする段階、最後に発生されたアドレ
スにオフセット値を加える段階、および第２の所定の数
の回数にわたりひき続き発生されたアドレスで前記メモ
リのデータをアクセスする段階を含む。あるいは該方法
はメモリのあるロケーションの第１のアドレスを記憶す
る段階、カウンタ値を記憶する段階、前記第１のアドレ
スでスタートし、前記カウンタ値によって決定される第
１の所定の数の回数の間ひき続き発生されるアドレスで
前記メモリ内のデータをアクセスする段階、最後に発生
されたアドレスにオフセット値を加える段階、および第
２の所定の数の回数にわたりひき続き発生されたアドレ
スで前記メモリのデータをアクセスする段階を含む。

【０００７】他の形態では、データ処理システムにおけ
る多次元データ転送を行うためのダイレクトメモリアク
セス・コントローラが提供される。該ダイレクトメモリ
アクセス・コントローラはアドレス記憶エレメント、オ
フセット記憶エレメント、加算器、カウンタ記憶エレメ
ント、および制御論理回路を含む。前記アドレス記憶エ
レメントはアドレスを記憶するためのものであり、かつ
前記オフセット記憶エレメントはオフセット値を記憶す
るためのものである。前記加算器は前記アドレス記憶エ
レメントにおよび前記オフセット記憶エレメントに結合
され、かつ前記アドレスを１だけ増分し、あるいは前記
オフセット値を前記アドレスに加算するためのものであ
る。前記カウンタ記憶エレメントは少なくとも２つのセ
クションに区分され、該少なくとも２つのセクションの
内のおのおののセクションは前記多次元データ転送を制
御するためのパラメータを含む。前記制御論理回路は前
記加算器、前記オフセット記憶エレメント、前記アドレ
ス記憶エレメント、および前記カウンタに結合され、か
つ前記オフセット記憶エレメントおよび前記カウンタ記
憶エレメントに含まれるパラメータにもとづき多次元デ
ータ転送を制御する。

【０００８】これらおよび他の特徴および利点は添付の
図面とともに以下の詳細な説明からさらに明瞭に理解さ
れるであろう。

【０００９】

【発明の実施の形態】一般に、本発明はデータ処理シス
テムにおけるデータの多次元ＤＭＡ（ダイレクトメモリ
アクセス）転送を可能にする。ＤＭＡカウンタレジスタ
が複数のセクションに区分される。該複数のセクション
のおのおのは独立にカウンタによって制御される。３次
元データ転送を行うために、プロセッサはカウンタレジ
スタを初期化する。ＤＭＡコントローラは所定の数の回
数の間ひき続き発生されるアドレスでデータをアクセス
する。該所定の数の回数は前記カウンタレジスタの第１
のセクションの値により決定される。次に、第１のオフ
セットレジスタの値が前記発生されたアドレスに加えら
れる。以上述べた処理が前記カウンタレジスタの第２の
セクションの値により決定される他の所定の数の回数の
間反復される。次に他のオフセットが前記発生されたア
ドレスに加えられる。このプロセス全体が前記カウンタ
レジスタの第３のセクションの値によって決定される他
の所定の数の回数の間反復される。転送の終りに、ＤＭ
Ａコントローラは新しい転送が前の転送と同じカウンタ
値を必要とする場合カウンタ値が用意できているように
前記カウンタレジスタの値を再ロード、または再初期
化、する。バックアップレジスタが転送の終りに再ロー
ドされるべき初期カウンタ値を格納する。他のトリガは
新しいブロック転送を生じさせることになる。説明され
る実施例は２次元転送、３次元転送およびラインごとの
（ｌｉｎｅ−ｂｙ−ｌｉｎｅ）転送モードを開示する
が、他の実施例では、より多くの次元を加えることがで
きかつより多くの転送モードを使用することができる。

【００１０】用語「肯定する（ａｓｓｅｒｔ）」および
「否定する（ｎｅｇａｔｅ）」は信号、ステータスビッ
ト、または同様の装置を、それぞれ、その論理的に真ま
たは論理的に偽の状態にすることに言及する場合に使用
される。もし論理的に真の状態がデジタル論理レベル１
であれば、論理的に偽の状態はデジタル論理レベル０で
ある。また、もし論理的に真の状態がデジタル論理レベ
ル０であれば、論理的に偽の状態はデジタル論理レベル
１である。用語「バス（ｂｕｓ）」は、データ、アドレ
ス、制御、またはステータスのような、１つまたはそれ
以上の種々のタイプの情報を転送するために使用できる
複数の信号に言及するために使用される。

【００１１】本発明は図１〜図７を参照してさらに完全
に説明することができる。図１および図２に示されたお
のおののブロックは回路を表している。図３、図４およ
び図５に示されたおのおののブロックはフローチャート
における１つまたはそれ以上のステップを表している。
図１はブロック図形式で、本発明に係わるデータ処理シ
ステム２０を示している。図１に示される実施例におい
ては、データ処理システム２０はデジタル信号プロセッ
サ（ＤＳＰ）でありかつ単一の集積回路上に配置されて
いる。他の実施例では、データ処理システム２０は、例
えば、マイクロコンピュータまたはマイクロプロセッサ
とすることができる。データ処理システム２０はタイマ
２２、ホストインタフェース２４、強化シリアル同期イ
ンタフェース（ＥＳＳＩ）２６、シリアル通信インタフ
ェース（ＳＣＩ）２８、プログラムＲＡＭ（ランダムア
クセスメモリ）および命令キャッシュ３０、データメモ
リ３２、データメモリ３４、アドレス発生ユニット／ダ
イレクトメモリアクセス（ＤＭＡ）コントローラ３６、
外部アドレスバススイッチ３８、内部データバススイッ
チ４０、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）およびＳＲＡＭ（スタティックランダムアクセスメ
モリ）バスインタフェースおよび命令キャッシュ制御部
４２、外部データバススイッチ４４、プログラム制御ユ
ニット（ＰＣＵ）４６、およびデータ演算ユニット（Ａ
ＬＵ）５４を含む。プログラム制御ユニット４６はプロ
グラム割込みコントローラ４８、プログラムデコードコ
ントローラ５０、およびプログラムアドレス発生器５２
を含む。

【００１２】“ＹＡＢ”と名付けられたアドレスバス５
６、“ＸＡＢ”と名付けられたアドレスバス５７、“Ｐ
ＡＢ”と名付けられたプログラムアドレスバス５８、お
よび“ＤＡＢ”と名付けられたアドレスバス５９はアド
レス発生ユニット／ＤＭＡコントローラ３６と外部アド
レスバススイッチ３８の間に結合されている。“ＤＤ
Ｂ”と名付けられたデータバス６０はホストインタフェ
ース２４、ＥＳＳＩ ２６、ＳＣＩ ２８、プログラム
ＲＡＭおよび命令キャッシュ３０、Ｘメモリ３２、Ｙメ
モリ３４、および外部データバススイッチ４４の間に結
合されている。“ＹＤＢ”と名付けられたデータバス６
１、“ＸＤＢ”と名付けられたデータバス６２、“ＰＤ
Ｂ”と名付けられたプログラムデータバス６３、および
“ＧＤＢ”と名付けられたプログラムデータバス６４は
内部データバススイッチ４０と外部データバススイッチ
４４との間に結合されている。

【００１３】タイマ２２は内部または外部タイミングを
使用することができ、かつデータ処理システム２０に割
込みをかけまたは外部装置に通知することができる３つ
のタイマを含む。さらに、タイマ２２は特定の数の事象
が生じた後にＤＭＡ転送を通知するために使用できる。
３つのタイマのおのおのは単一の双方向ピンまたは端子
に結合されている。さらに、タイマ２２のおのおののタ
イマはバス５７、プログラム割込みコントローラ４８、
アドレス発生ユニット／ＤＭＡコントローラ３６、およ
びバス６４に結合されている。

【００１４】ホストインタフェース２４はマイクロコン
ピュータ、マイクロプロセッサ、またはＤＭＡのような
他の装置との通信を可能にするための双方向インタフェ
ースを提供する。さらに、ホストインタフェース２４は
バス６０を介して外部データバススイッチ４４に、バス
５７，５９および６４を介してプログラム割込みコント
ローラ４８、アドレス発生ユニット／ＤＭＡコントロー
ラ３６、および外部アドレスバススイッチ３８に接続さ
れている。

【００１５】強化シリアル同期インタフェース（ｅｎｈ
ａｎｃｅｄ ｓｅｒｉａｌ ｓｙｎｃｈｒｏｎｏｕｓ
ｉｎｔｅｒｆａｃｅ： ＥＳＳＩ）２６は１２の双方向
外部ピンに接続されて、例えば、１つまたはそれ以上の
産業標準コーデック（ｉｎｄｕｓｔｒｙ ｓｔａｎｄａ
ｒｄ ｃｏｄｅｃｓ）、ＤＳＰ（デジタル信号プロセッ
サ）、またはマイクロプロセッサを含む外部シリアル装
置とのシリアル通信を提供する。ＥＳＳＩ ２６はまた
バス５７、バス５９、バス６０、およびバス６４に結合
された端子を有する。

【００１６】シリアル通信インタフェース（ＳＣＩ）２
８は外部装置とのシリアル通信を提供するために３つの
双方向外部ピンに結合されている。ＳＣＩ ２８はまた
バス５７、バス５９、バス６０およびバス６４に結合さ
れた端子を有する。

【００１７】図１に示された実施形態のデータ処理シス
テム２０は３つのメモリ空間、すなわち、プログラムＲ
ＡＭおよび命令キャッシュ３０、Ｘメモリ３２、および
Ｙメモリ３４、を有する。他の実施例では、より多くの
あるいはより少ないメモリ空間とすることができる。プ
ログラムＲＡＭおよび命令キャッシュ３０はアドレスバ
ス５８におよびデータバス６３に結合されている。Ｘメ
モリ３２はアドレスバス５７、アドレスバス５９、デー
タバス６０、およびデータバス６２に結合されている。
Ｙメモリ３４はアドレスバス５６、アドレスバス５９、
データバス６０、およびデータバス６１に接続されてい
る。

【００１８】アドレス発生ユニット／ＤＭＡコントロー
ラ３６はアドレスバス５６，５７，５８および５９に結
合されている。アドレス発生ユニット／ＤＭＡコントロ
ーラ３６はメモリアドレスをタイマ２２、ホストインタ
フェース２４、ＥＳＳＩ ２６、ＳＣＩ ２８、プログ
ラムＲＡＭおよび命令キャッシュ３０、メモリ３２、メ
モリ３４、外部アドレスバススイッチ３８に提供する。
好ましい実施形態では、ＤＭＡコントローラは６つのチ
ャネルを有する。

【００１９】ＤＲＡＭおよびＳＲＡＭバスインタフェー
スおよび命令キャッシュ４２はプログラムアドレスバス
５８および１４の双方向外部ピンに結合されている。Ｄ
ＲＡＭおよびＳＲＡＭバスインタフェースおよび命令キ
ャッシュ４２の命令キャッシュは外部メインメモリ（図
示せず）とプログラム制御ユニット４６との間でバッフ
ァメモリとして機能する。該命令キャッシュはしばしば
使用されるプログラム命令を格納する。性能の増大はプ
ログラムによって必要とされる命令ワードがキャッシュ
で得られる場合に生じ、それはメインメモリをアクセス
するのに必要な時間が除去されるからである。

【００２０】内部データバススイッチ４０はデータバス
６０、データバス６１、データバス６２、プログラムデ
ータバス６３、およびグローバルデータバス６４に結合
されている。外部データバススイッチ４４はデータバス
６０、データバス６１、データバス６２、プログラムデ
ータバス６３、およびグローバルデータバス６４を介し
て内部データバススイッチ４０に結合されている。さら
に、外部データバススイッチ４４はデータバス６０を介
してタイマ２２、ホストインタフェース２４、ＥＳＳＩ
２６、およびＳＣＩ ２８に結合されている。内部デ
ータバススイッチ４０はバスの間での転送のために使用
される。任意の２つのバスを内部データバススイッチ４
０を通していっしょに接続することができる。外部アド
レスバススイッチ３８および外部データバススイッチ４
４は外部バス（図示せず）を、それぞれ、任意の内部ア
ドレスおよび内部データバスに結合する。

【００２１】プログラム制御ユニット４６においては、
プログラム割込みコントローラ４８が割込み要求の間で
調停を行い、かつタイマ２２、ホストインタフェース２
４、ＥＳＳＩ ２６、およびＳＣＩ ２８に結合されて
いる。また、プログラム割込みコントローラ４８は双方
向的にグローバルデータバス６４およびプログラムデコ
ードコントローラ５０に結合されている。プログラムデ
コードコントローラ５０はおのおのの２４ビットの命令
をデコードしかつ双方向的にプログラム割込みコントロ
ーラ４８およびプログラムアドレス発生器５２に結合さ
れている。プログラムアドレス発生器５２はプログラム
アドレス発生、システムスタック、およびループ制御の
ために必要とされるすべてのハードウエアを含んでい
る。さらに、プログラムアドレス発生器５２はプログラ
ムアドレスバス５８にかつプログラムデータバス６３に
結合されている。

【００２２】データ演算論理ユニット（ＡＬＵ）５４は
プログラムデータバス６３、データバス６１、およびデ
ータバス６２に結合されている。データＡＬＵ５４はデ
ータオペランドに関してすべての演算および論理操作を
行う。ＡＬＵ５４はバス６１および６２によって読み出
されまたは書き込むことができるレジスタを含んでい
る。データＡＬＵ５４はまたバス６３に結合されてい
る。

【００２３】クロック発生回路（図示せず）がクロック
信号を図１に示されるすべてのブロックに供給する。ま
た、図１には示されていないがデータ処理システムにお
けるテスト回路が設けられている。

【００２４】図２は、図１のデータ処理システムのアド
レス発生ユニット／ＤＭＡコントローラ３６の部分７０
をブロック図形式で示す。図２に示された各ブロックは
回路を表わしている。部分７０はアドレス発生ユニット
／ＤＭＡコントローラ３６の６つのＤＭＡチャネルの１
つを構成し、かつ転送カウンタ７１、ＤＭＡカウンタレ
ジスタ７６、バックアップレジスタ７７、ＤＭＡ転送モ
ードレジスタ７８、ＤＭＡコントローラ８０、ＤＭＡソ
ースレジスタ（ＤＳＲ）８２、ＤＭＡデスティネイショ
ンレジスタ（ＤＤＲ）８３、ＤＭＡオフセットレジスタ
（ＤＯＲ）８４、ソース加算器８５、およびデスティネ
イション加算器８６を含む。ＤＭＡ転送モードレジスタ
７８の選択された制御ビットは図７に示されている。転
送カウンタ７１はカウンタ７２，７３および７４を含
む。カウンタ７２はＤＭＡコントローラ８０の複数の出
力端子に接続された複数の入力端子、およびＤＭＡカウ
ンタレジスタ７６に結合された複数の出力端子を有す
る。カウンタ７３はＤＭＡコントローラ８０の複数の出
力端子に結合された複数の入力端子、およびＤＭＡカウ
ンタレジスタ７６の入力端子に結合された複数の出力端
子を有する。カウンタ７４はＤＭＡコントローラ８０の
複数の出力端子に接続された複数の入力端子、およびＤ
ＭＡカウンタレジスタ７６の入力端子に結合された複数
の出力を有する。ＤＭＡカウンタレジスタ７６、バック
アップレジスタ７７、ＤＳＲ８２、ＤＤＲ８３、および
ＤＯＲ８４はすべて伝統的な読出し／書込みスタティッ
ク記憶エレメントであり、かつ図示された実施形態で
は、２４ビットのレジスタである。

【００２５】多次元転送を行なうために、２４ビットの
読出し／書込みカウンタレジスタ７６は複数のセクショ
ンに分割され、あるいは区分けされている。図２に示さ
れた実施形態では、カウンタレジスタ７６は点線で示さ
れるように３つのセクションに区分されている。“ＤＣ
ＯＬ”と名付けられた第１のセクションは２４ビットの
転送カウンタレジスタ７６のより下位のビットを含む。
カウンタ７４はＤＣＯＬを減分するために使用される。
“ＤＣＯＭ”と名付けられた第２のセクションは２４ビ
ットの転送カウンタレジスタ７６の中間ビットを含む。
カウンタ７３がＤＣＯＭを減分するために設けられてい
る。“ＤＣＯＨ”と名付けられた第３のセクションは２
４ビットの転送カウンタレジスタ７６のより上位のビッ
トを含む。カウンタ７２はＤＣＯＨを減分するために設
けられている。これら３つのセクションの各々における
ビットの数は同じでもよく、例えばセクションごとに８
ビットとすることができ、あるいは３つのセクションの
各々のビットの数は異なってもよく、例えば、１つのセ
クションは１２ビットであり他の２つのセクションは各
々６ビットとすることもできる。他の実施形態では、転
送カウンタレジスタ７６はＤＣＯＬおよびＤＣＯＨを含
む２つのセクションに分割され、その場合ＤＣＯＭはゼ
ロビットを含むことになりかつカウンタ７３は使用され
ない。カウンタレジスタ７６の各セクションは等しい数
のビットを含んでいてもよく、あるいは含んでいなくて
もよい。

【００２６】バックアップレジスタ７７はＤＭＡコント
ローラ８０の第２の複数の出力端子に結合された複数の
入力端子、およびカウンタレジスタ７６に結合された複
数の出力端子を有する。ＤＭＡ転送モードレジスタ７８
はＤＭＡコントローラ８０の第３の複数の入力端子に結
合された複数の出力端子を有する。ＤＭＡコントローラ
８０は２つのメモリエレメントの間のデータ転送を制御
するための制御論理を含む。

【００２７】ソース加算器８６はＤＭＡコントローラ８
０に結合された第１の複数の双方向端子、ＤＳＲ８２に
結合された第２の複数の双方向端子、およびオフセット
レジスタ８４に結合された複数の入力端子を有する。デ
スティネイション加算器８６はＤＭＡコントローラ８０
に結合された第１の複数の双方向端子、ＤＤＲ８３に結
合された第２の複数の双方向端子、およびオフセットレ
ジスタ８４に結合された複数の入力端子を有する。ＤＳ
Ｒ８２およびＤＤＲ８３はまたＤＭＡアドレスバス５９
に結合されている。ソース加算器８５およびデスティネ
イション加算器８６は伝統的な加算器回路である。ソー
ス加算器８５はＤＳＲ８２の内容に数１を加算するか、
あるいはＤＯＲ８４の内容をＤＳＲ８２に加算し、これ
はＤＭＡコントローラ８０によって指令される。デステ
ィネイション加算器８６はＤＳＲ８２の内容に数１を加
算するか、あるいはＤＯＲ８４の内容をＤＳＲ８２に加
算し、これはＤＭＡコントローラ８０によって指令され
る。

【００２８】ＤＳＲ８２は複数の２４ビットの読出し／
書込みソースアドレスレジスタを含む。好ましい実施例
では、各々のＤＭＡチャネルに対して１つのソースアド
レスレジスタがある。ＤＤＲ８３は複数の２４ビットの
読出し／書込みデスティネイションアドレスレジスタを
含む。好ましい実施例では、各々のＤＭＡチャネルに対
して１つのデスティネイションアドレスレジスタがあ
る。ＤＯＲ８４は複数の２４ビットの読出し／書込みソ
ースオフセットレジスタを含む。好ましい実施形態で
は、それらのアドレス発生モードに応じて６つのＤＭＡ
チャネルによって共有される４つの共通のオフセットレ
ジスタがある。

【００２９】ＤＭＡコントローラ８０は内部メモリ、外
部メモリ（図示せず）、および内部および外部入力／出
力（図示せず）の間での、任意の組合わせによる、デー
タ転送をデータ処理システム２０において可能にする。
図７は、ブロック図形式で、図２のアドレス発生ユニッ
ト部７０のＤＭＡ転送モードレジスタ７８を示す。制御
ビット７９，８０および８１で決定される６つの転送モ
ードがある。図７では、それぞれ“ＤＴＭ０”，“ＤＴ
Ｍ１”および“ＤＴＭ２”と名付けられた制御ビット７
９，８０および８１がＤＭＡコントローラ８０によって
開始される転送のタイプを制御する。“ＤＥ”と名付け
られた制御ビット８３はチャネル動作を可能にする。
“Ｄ３Ｄ”と名付けられた制御ビット９３はＤＭＡ転送
が３次元転送であるか非３次元転送であるかを制御す
る。“Ｄ３Ｄ”と名付けられた制御ビット９３が否定さ
れたとき、“ＤＡ５”〜“ＤＡ３”と名付けられた制御
ビット８７〜８９はデスティネイション転送のためのア
ドレス発生モードを規定し、かつ“ＤＡ２”〜“ＤＡ
０”と名付けられた制御ビット９０〜９２は非３次元転
送に対するソース転送のためのアドレス発生モードを規
定する。制御ビット８３をイネーブルすることにより制
御ビット８３をトリガとして使用するＤＭＡ転送モード
における単一ブロックのＤＭＡ転送をトリガし、かつ単
一ブロック転送、単一ライン転送（図４のフローチャー
トに示されている）、または要求装置をトリガとして使
用する単一ワード転送を可能にする。

【００３０】ＤＭＡ転送モードレジスタ７８の各々の制
御ビット７９，８０および８１が否定されたとき、１ブ
ロックのデータがアドレス発生ユニット／ＤＭＡコント
ローラ３６によって転送される。該ＤＭＡ転送機能は制
御ビット８３が肯定されたときにイネーブルされる。該
ＤＭＡ転送は次に第１のＤＭＡ要求によって開始され
る。転送されるべきブロックの長さは転送カウンタレジ
スタ７６によって決定されかつ転送カウンタレジスタ７
６の値がゼロに等しい場合に転送は終了する。次に、転
送カウンタレジスタ７６はそれ自身にバックアップレジ
スタ７７に格納されている初期値を再ロードし、かつ制
御ビット８３を否定する。

【００３１】制御ビット７９および８０が否定されかつ
制御ビット８１が肯定されたとき、１つのブロックのデ
ータが転送され、該ブロックの長さは転送カウンタレジ
スタ７６によって決定され、かつ各々のＤＭＡ要求は制
御ビット８３によってイネーブルされている間に単一の
ワードを転送する。カウンタ７６がゼロに到達したと
き、それはバックアップレジスタ７７に格納されている
初期値をそれ自身に再ロードし、かつ制御ビット８３を
否定する。

【００３２】ラインごとの転送（ｌｉｎｅ−ｂｙ−ｌｉ
ｎｅ ｔｒａｎｓｆｅｒ）は制御ビット７９および８１
が否定されかつ制御ビット８０が肯定されたときに開始
される。ラインごとの転送においては、１ブロックのデ
ータが転送され、該ブロックの長さはＤＭＡ転送カウン
タレジスタ７６によって決定され、かつ各々のＤＭＡ要
求は「ライン」を転送することになる。「ライン」はカ
ウンタレジスタ７６のＤＣＯＬセクションによって指示
されるワードの数として規定される。転送は制御ビット
８３によってイネーブルされる。該転送は転送カウンタ
レジスタ７６のすべての３つのセクションがゼロに減分
した後に完了し、次に転送カウンタレジスタ７６はバッ
クアップレジスタ７７に格納された初期値をそれ自身に
再ロードし、かつ制御ビット８３を否定する。

【００３３】制御ビット７９が否定されかつ制御ビット
８０および８１が肯定されたとき、１つのブロックのデ
ータが転送され、該ブロックの長さはＤＭＡ転送カウン
タレジスタ７６によって決定され、かつ該転送は制御ビ
ット８３を肯定することによって開始される。該転送は
ＤＭＡ転送カウンタレジスタ７６がゼロに減分したとき
に完了し、次にそれはバックアップレジスタ７７から初
期値をそれ自身にロードしかつ制御ビット８３を否定す
る。

【００３４】制御ビット７９が肯定されかつ制御ビット
８０および８１が否定されたとき、１つのブロックのデ
ータが転送され、該ブロックの長さはＤＭＡ転送カウン
タレジスタ７６によって決定され、該転送は制御ビット
８３によってイネーブルされ、かつＤＭＡ要求によって
開始される。該転送はＤＭＡ転送カウンタレジスタ７６
がゼロに減分したときに完了し、次にそれはバックアッ
プレジスタ７７からの初期カウンタ値を再ロードする。
制御ビット８３はブロック転送の終りに否定されず、Ｄ
ＭＡチャネル（部分７０）が新しいＤＭＡ転送要求また
はトリガに対して用意ができているようにする。

【００３５】制御ビット７９および８１が肯定されかつ
制御ビット８０が否定されたとき、単一ワード転送が制
御ビット８３が肯定されたときにイネーブルされる。該
単一ワード転送はそれぞれのＤＭＡ要求によって開始さ
れる。ＤＭＡ転送カウンタレジスタ７６の内容がゼロに
減分されたとき、それはバックアップレジスタ７７から
のその初期値で再ロードされる。制御ビット８３は自動
的には否定されず、ＤＭＡチャネル（部分７０）が新し
い転送要求またはトリガに対して用意ができているよう
にする。

【００３６】制御ビット９３が否定されたとき、単一次
元ブロック転送が行なわれるかあるいは２次元転送が行
なわれる。単一次元ブロック転送が行なわれる場合、転
送カウンタ７１は単一のカウンタとして機能し、かつＤ
ＭＡ転送カウンタレジスタは複数のセクションに区分さ
れない。２次元転送が行なわれる場合、転送カウンタ７
１は２つの別個のカウンタとてして機能し、かつＤＭＡ
転送カウンタレジスタ７６は２つのセクション、すなわ
ちＤＣＯＬ（下位ビット）およびＤＣＯＨ（上位ビッ
ト）、に区分される。制御ビット９１および９２はＤＯ
Ｒ８４の４つのオフセットレジスタのうちのどれがソー
スアドレスのためのオフセット情報を提供するのに使用
されるかを決定し、かつビット８８および８３は前記オ
フセットレジスタのうちのどれがデスティネイションア
ドレスのために使用されるかを決定する。

【００３７】２次元転送動作の間は、ＤＭＡ転送カウン
タレジスタ７６は２つのセクション、ＤＣＯＬおよびＤ
ＣＯＨ、に分割される。２次元転送のための使用される
ビットの数はＤＣＯＬおよびＤＣＯＨに対して同じでな
くてもよい。“ＤＣＯＭ”と名付けられたＤＭＡカウン
タレジスタ７６の中間ビットは２次元転送の間は使用さ
れずかつＤＣＯＬおよびＤＣＯＨは各々２４ビットのＤ
ＭＡ転送カウンタレジスタ７６のうちの１２ビットから
なることに注意を要する。

【００３８】制御ビット９３が肯定されたとき、ＤＭＡ
転送は３次元でありかつ制御ビット８７〜９２は３つの
グループに分割され、すなわち、制御ビット９１および
９２はＤＭＡ転送カウンタ７１のＤＭＡ転送カウンタモ
ードを規定し、制御ビット９０はアドレスモードを規定
し、かつ制御ビット８７〜８９はアドレス発生モードを
規定する。制御ビット９３が肯定されたとき、ソース・
アドレシング・モードまたはデスティネイション・アド
レシング・モードあるいは両方が３次元となる。３次元
アドレス発生モードの動作においては、データはＤＭＡ
転送カウンタレジスタ７６のＤＣＯＬビットによって制
御される与えられた数の回数の間引き続くアドレスでア
クセスされる。次に、ＤＯＲ８４からの値が発生された
アドレスに加えられる。このプロセスがＤＭＡ転送カウ
ンタレジスタ７６のＤＣＯＭビットよって規定される他
の所定の数の回数の間反復される。次に、他のオフセッ
ト値が発生されたアドレスに加えられ、これはＤＯＲ８
４からの前のオフセット値と同じであってもよくあるい
は同じでなくてもよい。このような処理がＤＭＡ転送カ
ウンタレジスタ７６のＤＣＯＨビットの値によって決定
される第３の所定の数の回数の間反復される。

【００３９】制御ビット９１および９２によって規定さ
れる３つのカウンタモードがある。該カウンタモードは
転送カウンタレジスタ７６のＤＣＯＬ，ＤＣＯＭおよび
ＤＣＯＨの各々に割当てられたビットの数を制御する。
制御ビット９１および９２の双方を否定することによっ
て入る、第１のカウンタモードでは、ＤＣＯＬは転送カ
ウンタレジスタ７６のビット０〜５を有し、ＤＣＯＭは
ビット６〜１１を有し、かつＤＣＯＨはビット１２〜２
３を有する。制御ビット９１を否定しかつ制御ビット９
２を肯定することによって入る、第２のカウンタモード
では、ＤＣＯＬはビット０〜５を有し、ＤＣＯＭはビッ
ト６〜１７を有し、かつＤＣＯＨはビット１８〜２３を
有する。制御ビット９１を肯定しかつ制御ビット９２を
否定することによって入る、第３のカウンタモードで
は、ＤＣＯＬはビット０〜１１を有し、ＤＣＯＭはビッ
ト１２〜１７を有し、かつＤＣＯＨはビット１８〜２３
を有する。

【００４０】ＤＣＯＲにおけるオフセット値はＤＣＯＬ
またはＤＣＯＭがゼロに等しい場合にオフセットの量を
規定する。２次元転送モードでは、ＤＯＲ８４の１つの
オフセットレジスタのみが必要である。３次元転送モー
ドでは、２つのオフセットレジスタが必要である。ＤＣ
ＯＬがゼロに等しくかつＤＣＯＭがゼロに等しくない場
合は、第１のオフセット値が発生されたアドレスを増分
するために使用される。ＤＣＯＬおよびＤＣＯＭがゼロ
に等しい場合、第２のオフセット値が発生されたアドレ
スを増分するために使用される。

【００４１】多次元転送の利点は、ソフトウェアのオー
バヘッドがほとんどまたはまったくなく、柔軟性があ
り、ソースおよびデスティネイションが独立にプログラ
ム可能であり、かつ各々のＤＣＯＬ，ＤＣＯＭおよびＤ
ＣＯＨに対して異なるサイズが利用可能であり、例え
ば、８：８：８または１２：６：６のようにすることが
できるなどである。自己初期化（ｓｅｌｆ−ｉｎｉｔｉ
ａｌｉｚａｔｉｏｎ）機能は複数のＤＭＡチャネルを有
するプロセッサにおいて非常に有用であり、その場合ソ
フトウェアはＤＭＡチャネルに対して異なるタスクを割
当てることができる。さらに、ＤＭＡ転送カウンタを再
ロードし、または自己初期化することにより、ＤＭＡチ
ャネルをプログラミングするためのメインプロセッサの
オーバヘッドおよびブロック転送が完了した後にＤＭＡ
チャネルを再プログラムする必要によって生じるソフト
ウェアのオーバヘッドを最小にすることによって性能が
増強される。これは小さなブロックおよび複雑なデータ
構造を処理する場合に特に有用である。また、３次元転
送モードはまた多数の２次元メモリアレイをアクセスす
るのにも有用である。

【００４２】図３は、フローチャート形式で、本発明の
一実施形態に係わる２次元転送動作のために必要とされ
るステップを示す。ダイヤモンド形状のボックス９５お
よび９９は判断ステップを表わし、かつ方形のボックス
９６〜９８，１００〜１０３および１０４〜１０６はア
ドレス発生ユニット／ＤＭＡコントローラ３６の部分７
０を使用して２次元ＤＭＡ転送を動作させるために行な
われるステップを表わす。

【００４３】判断ステップ９５において、コントローラ
８０はＤＭＡカウンタレジスタ７６の下位ビット（ＤＣ
ＯＬ）がゼロより大きいかを判定する。もしＤＣＯＬビ
ットがゼロより大きければ、「イエス」経路がとられ
る。ＤＣＯＬビットがゼロに等しい場合、「ノー」経路
が判断ステップ９９へととられる。ステップ９６におい
て、ＤＳＲ８２の選択されたレジスタの内容が、内部ま
たは外部の、デスティネイションに転送される。ＤＳＲ
転送に言及するステップは等しくＤＤＲ転送にも適用で
きることに注意を要する。ステップ９７において、ＤＳ
Ｒ８２における選択されたレジスタがソース加算器８５
によって１だけ増分され、かつステップ９８においてＤ
ＣＯＬが１だけ減分される。プログラムは判断ステップ
９５に戻りＤＣＯＬがゼロに等しくなるまでステップ９
５〜９８を反復し、ＤＣＯＬがゼロに等しくなった時点
で「ノー」経路が判断ステップ９９へととられる。

【００４４】ステップて９９においては、ＤＭＡコント
ローラ８０はＤＭＡカウンタレジスタ７６のより上位の
ビット（ＤＣＯＨ）がゼロより大きいかを判定する。も
しＤＣＯＨビットがゼロより大きければ、「イエス」経
路が判断ステップ９９からとられる。ＤＳＲにおけるア
ドレスがステップ１００において転送される。ステップ
１０１において、ＤＳＲのアドレスがソース加算器８５
によってＤＯＲ８４におけるレジスタＤＯＲ０からとら
れたオフセット値によって増分される。ＤＣＯＨがステ
ップ１０２において１だけ減分され、かつステップ１０
３においてＤＣＯＬがバックアップレジスタ７７から再
ロードされ、または再初期化される。プログラムは次に
判断ステップ９５に戻りかつステップ９５〜９８が転送
カウンタレジスタＤＣＯＬがゼロに等しくなるまで反復
される。次に判断ステップ９５から判断ステップ９９へ
と「ノー」経路がとられ、ステップ９９〜１０３が行な
われかつステップ９５〜９８がカウンタレジスタＤＣＯ
Ｌがゼロに等しくなるまで反復される。ＤＣＯＨがゼロ
に等しくなったとき、ステップ１０４〜１０６は完了し
かつ転送が終了してＤＣＯＬおよびＤＣＯＨが再ロード
されて次のＤＭＡ要求のために用意ができる。

【００４５】ステップ１０４においてＤＳＲにおける発
生されたアドレスが転送され、次にステップ１０５にお
いてＤＳＲにおける発生されたアドレスがＤＯＲ８４の
レジスタＤＯＲゼロのオフセット値によって増分され
る。ステップ１０６において、ＤＣＯＬおよびＤＣＯＨ
がバックアップレジスタ７７からのそれらの初期値によ
って再ロードされアドレス発生ユニット／ＤＭＡコント
ローラ３６の部分７０が同じ初期カウンタ値を必要とす
る他のＤＭＡ要求のために用意ができるようにする。も
し異なる初期カウンタ値が必要であれば、それらはＤＭ
Ａ転送が生じ得る前にプログラム制御ユニット４６によ
ってロードされる。

【００４６】図４は、フローチャート形式で、本発明の
他の実施形態に係わるラインごとの転送を示す。ダイヤ
モンド形状のボックス１１０および１１４は判断ステッ
プを表わし、かつ方形のボックス１１１〜１１３，１１
５〜１１８および１１９〜１２１はアドレス発生ユニッ
ト／ＤＭＡコントローラ３６の部分７０のラインごとの
動作の１つの実施形態を動作させるために行なわれるス
テップを表わす。図４のラインごとの転送動作は本質的
に図３のフローチャートで示された２次元転送動作と同
じであるが、異なる点はＤＣＯＬがゼロに等しくなった
後、他のトリガが受信されるまで転送が中止されること
である。新しいトリガが受信されたとき、ＤＭＡ転送が
続けられる。

【００４７】このラインごとの転送は小さなブロック、
またはライン、がＤＭＡを有する従来技術の処理システ
ムにおいて一般的な、ＤＭＡ要求を処理しかつパラメー
タを再ロードするためにプロセッサに割込むことなく、
転送できるようにする。このラインごとの転送は巡回バ
ッファの内容を他のメモリ空間に転送するのに有用であ
る。巡回バッファが満杯になるたびごとに、その内容が
転送され、かつＤＳＲ８２のアドレスレジスタのアドレ
スが最初のアドレスを指し示すようにラップアラウンド
されるこのラインごとの転送はまた表示情報のフィルタ
リングを可能にするために、モニタの「ライン」を転送
するのにも有用である。

【００４８】さらに図４を参照すると、ＤＳＲ８２にお
けるレジスタに格納された初期アドレスにより、トリガ
または要求が受信されたときに転送が開始される。判断
ステップ１１０において、ＤＣＯＬがゼロより大きけれ
ば、「イエス」経路がとられ、かつステップ１１１にお
いてＤＳＲ８２におけるレジスタのアドレスの転送が開
始される。ステップ１１２において、ＤＣＯＬが１だけ
減分され、かつステップ１１３においてＤＳＲが１だけ
増分される。プログラムは判断ステップ１１０に戻り、
かつＤＣＯＬがゼロに等しくなるまで反復される。次
に、「ノー」経路が判断ステップ１１０から判断ステッ
プ１１４へととられる。もしＤＣＯＨがゼロより大きけ
れば、「イエス」経路が判断ステップ１１４からステッ
プ１１５へととられる。ステップ１１５においては、Ｄ
ＳＲからの発生されたアドレスが転送される。次に、ス
テップ１１６において、ＤＣＯＬがバックアップレジス
タ７７からＤＭＡ転送カウンタレジスタ７６へと再ロー
ドされる。ステップ１１７において、カウンタ７２がＤ
ＣＯＨを１だけ減分する。ステップ１１８においてＤＯ
Ｒ８４におけるレジスタＤＯＲ０からのオフセット値が
ソース加算器８５によってＤＳＲ８２に加えられる。転
送は次に新しい要求が受信されるまで中止される。

【００４９】もし、判断ステップ１１４において、ＤＣ
ＯＨがゼロに等しければ、「ノー」経路がステップ１１
９へととられる。ステップ１１９においては、ＤＳＲ８
２における発生されたアドレスが転送される。ステップ
１２０においては、ＤＣＯＬおよびＤＣＯＨがバックア
ップレジスタ７７からの初期値によって再ロードされ
る。ステップ１２１においては、ＤＳＲ８２はＤＯＲ８
４のＤＯＲ０に格納されたオフセット値により増分され
る。転送は次に中止される。カウンタレジスタ８６のＤ
ＣＯＬおよびＤＣＯＨが再初期化されたから、ＤＭＡコ
ントローラ８０は前の転送と同じカウンタ値を必要とす
る新しい転送のめたの用意ができている。

【００５０】図５は、フローチャート形式で、本発明の
他の実施形態に係わる３次元転送動作を示す。ダイヤモ
ンド形状のボックス１２５，１２９および１３４は判断
動作を表わし、かつ方形のボックス１２６〜１２８，１
３０〜１３３，１３５〜１３８および１３９〜１４１は
アドレス発生ユニット／ＤＭＡコントローラ３６の部分
７０の１つの実施形態の３次元転送動作を行なわせるた
めに実行されるステップを表わす。

【００５１】３次元ＤＭＡ転送は初期値がＤＭＡ転送カ
ウンタレジスタ７６にロードされ、開始アドレスがＤＳ
Ｒ８２またはＤＤＲ８３におけるレジスタの１つに提供
され、かつプログラム制御ユニット４６によって要求が
行なわれたときにスタートされる。ＤＳＲ８２における
選択されたレジスタからの転送が図３〜図５に示されて
いるが、図３〜図５のステップはＤＤＲ８４における選
択されたレジスタからの転送にも等しく適用できること
に注意を要する。

【００５２】３次元ＤＭＡが開始された後、判断ステッ
プ１２５においてＤＭＡカウンタレジスタ７６の下位ビ
ット（ＤＣＯＬ）がゼロより大きいかが判定される。も
しＤＣＯＬビットがゼロより大きければ、「イエス」経
路がとられる。ＤＣＯＬビットがゼロに等しい場合は、
「ノー」経路が判断ステップ１２９へととられる。ＤＣ
ＯＬがゼロより大きいものと仮定すると、ステップ１２
６においてＤＳＲ８２の選択されたレジスタの内容が、
内部的なまたは外部的な、受け入れメモリ空間に転送さ
れる。ステップ１２７において、ＤＳＲ８２のレジスタ
がソース加算器８５によって１だけ増分され、かつステ
ップ１２８においてＤＣＯＬが転送カウンタ７４によっ
て１だけ減分される。プログラムは判断ステップ１２５
に戻りかつＤＣＯＬがゼロに等しくなるまで処理を反復
し、ＤＣＯＬがゼロに等しくなった時点で「ノー」経路
が判断ステップ１２９へととられる。

【００５３】判断ステップ１２９においては、コントロ
ーラ８０はＤＭＡカウンタレジスタ７６の中間ビット
（ＤＣＯＭ）がゼロより大きいかを判定する。もしＤＣ
ＯＭビットがゼロより大きければ、判断ステップ１２９
からステップ１３０への「イエス」経路がとられる。ス
テップ１３０において、ＤＳＲにおける発生されたアド
レスが転送される。ステップ１３１において、ＤＳＲに
おける発生されたアドレスがソース加算器８５によって
ＤＯＲ８４におけるレジスタＤＯＲ０からとられたオフ
セット値により増分される。ＤＣＯＭは転送カウンタ７
３によりステップ１３２において１だけ増分され、かつ
ＤＣＯＬがステップ１３３においてバックアップレジス
タ７７から再ロードされ、あるいは再初期化される。プ
ログラムは次に判断ステップ１２５に戻り、かつステッ
プ１２５〜１２８からなる処理がＤＣＯＬがゼロに等し
くなるまで反復される。ステップ１２５から判断ステッ
プ１２９まで「ノー」経路がとられかつステップ１２９
〜１３３次に１２５〜１２８がＤＣＯＭがゼロに等しく
なるまで反復される。

【００５４】ＤＣＯＭがゼロに等しい場合、「ノー」経
路が判断ステップ１２９からとられる。もしＤＣＯＨが
ゼロより大きければ、「イエス」経路がステップ１３５
へととられる。ステップ１３５において、ＤＳＲの内容
が転送される。ステップ１３６においてＤＳＲがＤＯＲ
８４のレジスタＤＯＲ１からのオフセット値によって増
分される。ステップ１３７において、ＤＯＨが転送カウ
ンタ７２によって１だけ減分される。ステップ１３８に
おいてＤＣＯＬおよびＤＣＯＭが再ロードされかつステ
ップ１２５〜１２８およびステップ１２９〜１３３が前
と同様に反復される。ＤＣＯＨがゼロに等しい場合、
「ノー」経路が判断ステップ１３４からステップ１３９
へととられる。ステップ１３９において、ＤＳＲにおけ
る発生されたアドレスが転送される。ステップ１４０に
おいてＤＳＲがＤＳＲ８４をレジスタＤＯＲ１からの他
のオフセット値によって増分されいる。ステップ１４１
において、ＤＣＯＬ，ＤＣＯＭおよびＤＣＯＨがバック
アップレジスタ７７からのそれらの初期値によって再ロ
ードされ転送が中止される。アドレス発生ユニット／Ｄ
ＭＡコントローラ３６の部分７０は同じカウンタ値を必
要とする他のＤＭＡ転送のために用意ができる。もし異
なるカウンタ値が必要であれば、それらは他のＤＭＡ転
送を行なうことができるようになる前にプログラム制御
ユニット４６によって再ロードされる。

【００５５】図６はテーブル形式で、本発明の一実施形
態に係わる３次元ＤＭＡ転送動作の例示のためにＤＭＡ
ソースレジスタ８２およびＤＭＡカウンタレジスタ７６
の値を示す。３次元転送の例は本発明を理解する助けと
して与えられる。図６に示された例では、“Ｓ”はＤＭ
Ａソースレジスタ８０におけるプリロードされたまたは
予めロードされた開始アドレスを表わす。“ＤＣＯＬ”
は図２のＤＭＡカウンタレジスタ７６の最下位ビット
（ｌｏｗｅｓｔ ｏｒｄｅｒ ｂｉｔｓ）を表わす。
“ＤＣＯＭ”は図２のＤＭＡカウンタレジスタ７６の第
２のセクションの中間ビットを表わす。“ＤＣＯＨ”は
図２のＤＭＡカウンタレジスタ７６の第３のセクション
の最上位ビット（ｈｉｇｈｅｓｔ ｏｒｄｅｒ ｂｉｔ
ｓ）を表わす。図６のライン＃１に示されるように、Ｄ
ＣＯＨは１の初期値を有し、ＤＣＯＭは１の初期値を有
し、かつＤＣＯＬは２の初期値を有する。Ｏ１はオフセ
ットレジスタ８４の選択されたレジスタに格納された第
１のオフセット値である。Ｏ２はオフセットレジスタ８
４の他の選択されたレジスタに格納された第２のオフセ
ット値である。Ｏ１はＯ２と等しくてもよい。

【００５６】ライン＃１において、ＤＳＲ８２の選択さ
れたソースレジスタのアドレスＳが転送され、アドレス
Ｓが１だけ増分されてＤＳＲ８２が発生されたアドレス
Ｓ＋１を格納する結果となる。ＤＣＯＬは転送カウンタ
７４により１だけ減分され、ＤＣＯＬの値を１に等しく
する。ライン＃２において、発生されたアドレスＳ＋１
が転送される。発生されたアドレスＳ＋１は次にソース
加算器８５によって１だけ増分され、発生されたアドレ
スＳ＋１が発生されたアドレスＳ＋２にあるようにす
る。ＤＣＯＬが転送カウンタ７４によって１だけ減分さ
れ、それによってＤＣＯＬの値がゼロに等しくなる。ラ
イン＃３において、発生されたアドレスＳ＋２が転送さ
れ、ＤＣＯＬにおける値はゼロに等しいから、第１のオ
フセット値Ｏ１がＤＳＲ８２における発生されたアドレ
スに加えられ、発生されたアドレスはＳ＋Ｏ１＋２とな
り、かつＤＣＯＭはゼロに減分される。ＤＣＯＬはバッ
クアップレジスタ７７からその初期値２によって再ロー
ドされる。

【００５７】図６から分かるように、ＤＣＯＬがライン
＃３〜５においてゼロに減分される間に、転送はオフセ
ットロケーションに対して行なわれる。ＤＣＯＭがライ
ン＃６においてその初期値に再ロードされ、かつ第２の
オフセットが発生されたアドレスに加えられる。ライン
＃６においてＤＣＯＭおよびＤＣＯＬの双方がゼロに等
しい場合にＤＣＯＨが減分される。次に、ＤＣＯＬおよ
びＤＣＯＭの双方が再ロードされかつＤＣＯＭおよびＤ
ＣＯＬの双方が再びゼロに等しくなるまで転送が行なわ
れる。ライン＃１２において、最後の転送が完了し、か
つＤＣＯＨ，ＤＣＯＭおよびＤＣＯＬがそれらの初期値
によって再ロードされ、同じ転送パラメータを要求する
他のＤＭＡ転送のための用意ができる。

【００５８】

【発明の効果】本発明に係わる多次元ＤＭＡ転送によっ
て、データ処理システムのプロセッサはＤＭＡ転送を開
始しまたは中止するたびごとに割込まれることはなくな
り、プロセッサを他のタスクに留まらせることができ
る。また、ほとんどまたはまったくソフトウェアのオー
バヘッドがなく、ソースおよびデスティネイションが独
立にプログラム可能であり、かつＤＣＯＬ，ＤＣＯＭお
よびＤＣＯＨの各々に対して異なるサイズが利用可能で
ある。自己初期化の特徴は複数のＤＭＡチャネルを有す
るプロセッサにおいて非常に有用であり、その場合ソフ
トウェアは各々のＤＭＡチャネルに対して異なるタスク
を割当てることができる。さらに、ＤＭＡ転送カウンタ
を再ロードし、または自己初期化することにより、ＤＭ
Ａチャネルをプログラミングするためのメインプロセッ
サのオーバヘッド、およびブロック転送が完了した後の
ＤＭＡチャネルの再プログラムの必要によって生じるソ
フトウェアのオーバヘッドを最小化することにより性能
が増強される。これは小さなブロックおよび複雑なデー
タ構造を取り扱う場合に特に有用である。

【００５９】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明は数多くの方法で修正可能で
ありかつ上に特に示しかつ説明したもの以外に数多くの
実施形態を取り得ることが明らかであろう。したがっ
て、添付の特許請求の範囲は本発明の真の精神および範
囲内にある本発明のすべての修正をカバーすることを意
図している。

【図面の簡単な説明】

【図１】本発明に係わるデータ処理システムを示すブロ
ック図である。

【図２】図１のデータ処理システムのアドレス発生ユニ
ットの一部を示すブロック図である。

【図３】本発明の一実施形態に係わる２次元転送動作を
説明するためのフローチャートである。

【図４】本発明の一実施形態に係わるラインごとの転送
を説明するためのフローチャートである。

【図５】本発明の他の実施形態に係わる３次元転送動作
を説明するためのフローチャートである。

【図６】図５のフローチャートで示される例示的な３次
元転送動作のためのＤＭＡソースレジスタ値およびＤＭ
Ａカウンタ値を図表形式で示す説明図である。

【図７】図２のアドレス発生ユニットの部分のＤＭＡ転
送モードレジスタを示すブロック図である。

【符号の説明】

２０ データ処理システム ２２ タイマ ２４ ホストインタフェース ２６ 強化シリアル同期インタフェース ２８ シリアル通信インタフェース ３０ プログラムＲＡＭおよび命令キャッシュ ３２ Ｘメモリ ３４ Ｙメモリ ３６ アドレス発生ユニット／ＤＭＡコントローラ ３８ 外部アドレスバススイッチ ４０ 内部データバススイッチ ４２ ＤＲＡＭおよびＳＲＡＭバスインタフェースおよ
びＩキャッシュ制御部 ４４ 外部データバススイッチ ４６ プログラム制御ユニット ４８ プログラム割込コントローラ ５０ プログラムデコードコントローラ ５２ プログラムアドレス発生器 ５４ データＡＬＵ ７０ アドレス発生ユニット／ＤＭＡコントローラ３６
の部分 ７１ 転送カウンタ ７２，７３，７４ カウンタ ７６ ＤＭＡカウンタレジスタ ７７ バックアップレジスタ ７８ ＤＭＡ転送モードレジスタ ８０ ＤＭＡコントローラ ８２ ＤＭＡソースレジスタ ８３ ＤＭＡデスティネイションレジスタ ８４ ＤＭＡオフセットレジスタ ８５ ソース加算器 ８６ デスティネーション加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オデド・ノーマン イスラエル、ロシュ−ヘイン、デレック・ ハ・ジヨナット・ストリート 12、ジー・ ハ・スレイム (72)発明者 ズビカ・ローゼンシャイン イスラエル、クファー−サバ、ハバニム・ ストリート 20 (72)発明者 エルカナン・ルシニク イスラエル、ピター−チクバ、ウィズマ ン・ストリート 19

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ処理システム（２０）においてデ
   ータを転送する方法であって、 メモリ（３２，３４）のあるロケーションの第１のアド
   レスを格納する段階、 カウンタ値を格納する段階、 前記第１のアドレスでスタートして、前記カウンタ値で
   決定される第１の所定の数の回数の間引き続き発生され
   るアドレスで前記メモリ（３２，３４）におけるデータ
   を転送する段階、 最後に発生されたアドレスにオフセット値を加える段
   階、そして第２の所定の数の回数の間引き続き発生され
   るアドレスで前記メモリ（３２，３４）におけるデータ
   を転送する段階、 を具備することを特徴とするデータ処理システム（２
   ０）においてデータを転送する方法。
2. 【請求項２】 データ処理システム（２０）においてデ
   ータのブロックを多次元的に転送する方法であって、前
   記データ処理システムはアドレス格納要素（８２）、オ
   フセット格納要素（８４）および第１および第２のカウ
   ンタ格納要素（７６）を具備し、前記方法は、 第１のアドレスを前記アドレス格納要素（８２）にロー
   ドする段階、 オフセット値を前記オフセット格納要素（８４）にロー
   ドする段階、 第１の値を前記第１のカウンタ格納要素（７６）にかつ
   第２の値を前記第２のカウンタ格納要素（７６）にロー
   ドする段階、 もし前記第１の値が所定の値より大きければ、前記アド
   レス格納要素（８２）から前記第１のアドレスをデステ
   ィネイション格納要素（８３）に転送し、前記第１のア
   ドレスを増分して第２のアドレスを生成し、かつ前記第
   １の値を減分して第２の値を生成する段階、 もし前記第１の値が前記所定の値に等しくかつ前記第２
   の値が前記所定の値より大きければ、前記アドレス格納
   要素（８２）からの前記第１のアドレスを前記デスティ
   ネイション格納要素（８３）に転送し、前記オフセット
   値を前記第１の値に加算し、かつ前記第２のカウンタ格
   納要素（７６）における第２の値を減分する段階、そし
   てもし前記第１の値が前記所定の値に等しくかつ前記第
   ２の値が前記所定の値に等しければ、前記アドレス格納
   要素（８２）からの前記第１のアドレスを前記デスティ
   ネイション格納要素（８３）に転送し、かつ前記オフセ
   ット値を前記第１のアドレスに加算する段階、 を具備することを特徴とするデータ処理システム（２
   ０）においてデータのブロックを多次元的に転送する方
   法。
3. 【請求項３】 データ処理システム（２０）においてデ
   ータのブロックを多次元的に転送する方法であって、前
   記データ処理システムはアドレス格納要素（８２）、オ
   フセット格納要素（８４）、およびカウンタ格納要素
   （７６）を具備し、前記方法は、 前記アドレス格納要素（８２）に第１のアドレスをロー
   ドする段階、 前記オフセット格納要素（８４）にオフセット値をロー
   ドする段階、 前記カウンタ格納要素（７６）を少なくとも第１のセク
   ションおよび第２のセクションに区分する段階、 前記第１のセクションに第１の値を、かつ前記第２のセ
   クションに第２の値をロードする段階、 もし前記第１の値が所定の値より大きければ、前記第１
   のアドレスを前記アドレス格納要素（８２）からデステ
   ィネイション格納要素（８３）に転送し、前記第１のア
   ドレスを増分して第２のアドレスを生成し、かつ前記第
   １の値を減分して第２の値を生成する段階、 もし前記第１の値が前記所定の値に等しくかつ前記第２
   の値が前記所定の値より大きければ、前記第１のアドレ
   スを前記アドレス格納要素（８２）から前記デスティネ
   イション格納要素（８３）に転送し、前記オフセット値
   を前記第１のアドレスに加算し、かつ前記第２のカウン
   タ格納要素における前記第２の値を減分する段階、そし
   てもし前記第１の値が前記所定の値に等しくかつ前記第
   ２の値が前記所定の値に等しければ、前記第１のアドレ
   スを前記アドレス格納要素（８２）から前記デスティネ
   イション格納要素（８３）へと転送し、かつ前記オフセ
   ット値を前記第１のアドレスに加算する段階、 を具備することを特徴とするデータ処理システム（２
   ０）においてデータのブロックを多次元的に転送する方
   法。
4. 【請求項４】 データ処理システム（２０）において多
   次元データ転送を行なうためのダイレクトメモリアクセ
   ス・コントローラ（７０）であって、 アドレスを格納するためのアドレス格納要素（８２）、 オフセット値を格納するためのオフセット格納要素（８
   ４）、 前記アドレス格納要素（８２）にかつ前記オフセット格
   納要素（８４）に結合され、前記アドレスを１だけ増分
   し、または前記オフセット値を前記アドレスに加算する
   ための加算器（８５）、 カウンタ格納要素（７６）であって、該カウンタ格納要
   素は少なくとも２つのセクションに区分され、該少なく
   とも２つのセクションの各々は多次元データ転送を制御
   するためのパラメータを含むもの、そして前記加算器
   （８５）、前記オフセット格納要素（８４）、前記アド
   レス格納要素（８２）および前記カウンタ格納要素（７
   ６）に結合されて前記オフセット格納要素（８４）およ
   び前記カウンタ格納要素（７６）に含まれる前記パラメ
   ータに基づき多次元データ転送を制御する制御論理回路
   （８０）、 を具備することを特徴とするデータ処理システム（２
   ０）において多次元データ転送を行なうためのダイレク
   トメモリアクセス・コントローラ（７０）。