JPS62194284A - 表示アドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、文字・図形等の表示装置において、表示デー
タを格納した表示メモリから画面に表示すべき表示デー
タを読み出す丸めに、該表示メモリに与える表示アドレ
ス信号の作成を行う表示アドレス制御装置に関するもの
であり、更に詳しくは、前記表示メモリにおける表示走
査方向のメモリ幅が画面における表示期間幅より大きく
、横方向スクロール表示を必要とする場合などに好適に
用い得る、かかる表示アドレス制御装置に関するもので
ある。

〔発明の背景〕

従来のかかる表示アドレス制御装置は、特開昭５７−５
６８８５号公報に記載されているように、表示アドレス
を記憶する表示アドレスレジスタと、１単位文字毎に内
容が更新され、１ラインの表示終了毎に内容がクリアさ
れるカウントレジスタと、表示メモリの表示進行方向の
アドレス数を記憶するピッチレジスタを具備して、表示
メモリに与える表示アドレスとして、通常の表示時には
表示アドレスレジスタとカウントレジスタとの演算結果
を与え、１ラインの表示終了時には、表示アドレスレジ
スタとピッチレジスタとの演算結果を与えると同時に、
その値を表示アドレスレジスタに格納するという方法を
採っている。

この方法は１単位時間（キャラクタクロック）ごとに演
算処理を行い、その演算結果を表示メモリアドレスとし
て、表示メモリに送出するものである。

表示装置は、一般に、為精細化の方向にむかっており、
それに伴って表示速度の高速化が要求されている。従っ
て上述の如き従来の方式では、１単位時間毎に演算処理
を必要とする都合上、演算器の処理時間に依存して表示
速度が決定され、高速化を防げる要因を作り出していた
。また、相補形ＭＯ８集積回路ＣＭＯ８で本回路を構成
する場合は、１単位時間（表示文字単位）毎に演算回路
が動作することになり、動作中の時間が長くなることか
ら（動作していなければｃＭｏｓＦｉｍ力を消費しない
）、低消費電力化の防げとなっていた。

〔発明の目的〕

本発明の目的は、表示メモリにおける表示走査方向のメ
モリ幅が画面における表示期間幅より大きく、横方向ス
クロール表示を必要とする場合などに好適に用い得る表
示アドレス制御装置において、高速な演算回路を必要と
せずに表示速度の高速化を可能とし、かつ動作中の時間
が短く、消費電流が少なくなるようにして、ＣＭＯ３％
ＬＳＩ化に適するようにした表示アドレス制御装置を提
供することにある。

〔発明の概要〕

本発明は、表示メモリに供給する表示アドレスを作成す
る際において、走査方向における表示メそり幅と画面に
おける表示期間幅との差をオフセット値としてＣＰＵが
設定できるオフセットレジスタを設け、画面における水
平方向１ラインの表示期間終了時にのみ、表示アドレス
カラ／りとオフセットレジスタとの和を次の水平方向１
ラインの始点アドレスとして求めるアドレス演算を行う
ようにして、横スクロール表示の機能を持たせると共に
、演算の回数を従来より大幅に減らしたことから演算器
として高速の演算器を必要とせずに表示アドレス信号を
高速に作成して出力することを可能にした。

〔発明の実施例〕

以下、本発明の一実施例を説明するわけであるが、その
前に、第３図を参照して、本発明による表示アドレス制
御装置を含む文字、図形表示装置のシステム構成を説明
しておく。

第３図において、中央処理装置１（以下ＣＰＵと称す）
ｔ′ｉ、パス２を介して処理プログラムおよび作業用デ
ータを格納するメモリ３と接続されると共に、表示デー
タを格納する表示メモリ４および該表示メモリ４の内容
を順次読み出してシフタ５を通してＣＲＴ（陰極線管）
６に文字や図形等表示するための制御を行う表示制御回
路７に１同じくパス２を介して接続されている。

表示制御回路７は、表示アドレス信号８と、表示タイミ
ング信号９、及びＣＲＴ＋５への同期信号（水平、垂直
同期信号）１０等のＣＲＴ６における表示に必要な各種
のタイミング信号を生成する。

表示制御回路７で生成される読み出しのための表示アド
レス信号８は、ＣＰＵ　１から発生する表示メモリ４に
対する書き込みアドレス信号１１と共にアドレスセレク
タ１２に入力される。アドレスセレクタ１２は、通常の
表示状態では、読み出しのための表示アドレス信号８を
選択して表示メモリ４に出力し、ＣＰＵＩがデータ線１
１Ａを介して表示メモリ４に表示データを書き込むとき
は、書き込みアドレス信号１１を選択して表示メモリ４
に出力するようになっている。

なお、シフタ５は、表示メモリ４から読み出された並列
データを直列データに変換してＣＲＴ６ヘ供給する並列
・直列変換回路である。

表示制御回路７は、アドレスセレクタ１２を介して表示
アドレス信号８を表示メモリ４に供給して、該メモリ４
から表示データを読み出し、シフタ５を介してＣＲＴ６
へ送って順次表示するわけであるが、その画面表示に必
要な諸パラメータをバス２を介してＣＰＵ　１から４え
られる。

次に本発明に関連する画面表示のための、かかるパラメ
ータについて第４図を参照して説明する。

第４図において、表示メモリ４は、ＣＥＬＴ６に表示さ
れる画面に対応する表示領域■または■よりも広い領域
をもつメモリから成っている。この時表示メモリ４の表
示文字単位に換算した表示メモリ幅りと同じく表示文字
単位に換算した表示画面幅Ｓとの差をオフセット値Ｆと
して表示制御回路７の内部レジスタの一つでおるオフセ
ットレジスタ（後述）に設定する。例えば表示画面ａＳ
が文字数にして８０文字であり、表示メモリ幅りが文字
数にして１２８文字分であったとすると（１２８文字−
８０文字）＝４８文字をオフセット値Ｆとする。

この値Ｆは表示領域が■から■に移動しても変らないこ
とは明らかである。ここでスタートアドレスＡ１を指定
して水平方向に１ライン目の走査を行い、表示画面幅Ｓ
が終了する所まで表示アドレスを送出した時に、次の２
ライン目の表示アドレスを得るために、前記オフセット
値Ｆを画面幅Ｓの終了位置の表示アドレスに加算する。

このようにして、第４図における表示領域■の表示走査
に必要なアドレス信号を得ることが可能となる。

この方式では、画面上の表示開始を示すスタートアドレ
スＡ１をスタートアドレスＡ２に、ＣＰＵ１により指定
替えすることにより、縦方向だけでなく横方向や斜め方
向にスクロール表示が行えることになる。その他の画面
表示に必要な主要パラメータとして、表示画面幅Ｓを示
す水平表示文字数と、水平方向の帰線期間ΔＨを含めた
水平総文字数Ｈの値をＣＰＵ　１により表示制御回路７
の内部レジスタに設定する。なお、ΔＶは垂直方向の帰
線期間を示す。

以上を予備知識として、以下、本発明の一実施例を説明
する。

第１図は、本発明の一実施例としての表示アドレス制御
装置７′（第３図における表示制御回路７の表示アドレ
ス信号８０発生部に相当する）を示すブロック図である
。

第１図において、１５はオフセットレジスタ、１４Ｖｉ
表示スタートアドレスレジスタ、１５はセレクタ、１６
は表示アドレスレジスタ、１７はメモリアドレスカウン
タ、２０は加算器、２１はタイミング発生回路、である
。

先に述べたオフセット値はＣＰＵ１からバス２を介して
オフセットレジスタ１３に設定される。

また表示スタートアドレスレジスタ１４には、表示画面
の左上の表示メモリアドレス（例えば第４図における表
示領域■のスタートアドレスＡＩ）がＣＰＵ　１からバ
ス２を介して設定される。セレクタ１５の出力データ（
表示スタートアドレスレジスタ１４の出力データか、ま
たは加算器２０の出力データ）は表示アドレスレジスタ
１６に与えられ、この表示アドレスレジスタ１６に辱え
られたデータがメモリアドレスカウンタ１７にロードさ
れる。このメモリアドレスカウンタ１７は、ロードされ
たデータの値をベースにして、タイミング発生回路２１
から供給される文字単位のキャラクタクロック１８をカ
ウントアツプすることにより、順次表示アドレス信号８
を作成し、アドレスセレクタ１２を介して表示メモリ４
に供給する。

加算器２０は、オフセットレジスタ１５の値が仮に＠８
″なら１８”とすると、またメモリアドレスカウンタ１
７の値が、水平方向１ラインの終了時において１１６”
なら″１６”とすると、この′８”と′１６”を加算し
、その結果をセレクタ１５を通して表示アドレスレジス
タ１６に入力して、次のラインの始点アドレスとする。

タイミング発生回路２１は、表示アドレスレジスタロー
ト信号２２、メモリアドレスカウンタロード信号２３、
加算信号２４、セレクタ信号２５およびキャラクタクロ
ック１８を所定のタイミングで生成する。

第２図は！１図に示した実施例における各部の動作波形
を示す波形図である。ＷＪ２図において、下側に示した
縮小波形は、上側に示した信号のうちの幾つかをスケー
ルを縮小して表示することにより、１フイ一ルド期間に
わたる動作状態を示した波形である。

また、第２図の例では、表示スタートアドレスレジスタ
１４に設定された値は０”、水平表示文字数は“１６”
、帰線期間は６文字分、即ち水平総文字数は′１９”、
オフセットレジスタ１３に設定された値は′８″と定義
しである。

以下本発明の一実施例の動作について、第１図、第２図
を参照して説明する。

まずタイミング発生回路２１から出力されるセレクタ信
号２５が論理“Ｄ”即ち１フイールド終了直前の１２イ
ン表示期間に、表示スタートアドレスレジスタ１４のデ
ータ、ここでは＠０”がセレクタ１５を通して表示アド
レスレジスタ１６に与えられる。

そのタイミングは、表示期間が終了する直前の、水平表
示文字数に等しい文字数が検出されたことを示す信号に
より生成される表示アドレスレジスタロード信号２２で
ある。

次に帰線期間終了直前の水平総文字数に等しい文字数が
検出されたことを示す信号により生成されるメモリアド
レスカウンタロード信号２６により、表示アドレスレジ
スタ１６の内容がメモリアドレスカウンタ１７にロード
される。この例では′０゛′がロードされるが、この値
はＣＰＵ　１により任意の値として表示スタートアドレ
スレジスタ１４に設定可能なものであり、これにより、
スクロール表示を行えるものである。

メモリアドレスカウンタ１７は、タイミング発生回路２
１からのキャラクタクロック１８を順次カウントアツプ
することにより表示アドレス信号８を作成して出力する
。通常の動作すなわち１ライン分の表示動作の最中では
メモリアドレスカウンタ１７のみがカウント動作を行っ
て表示アドレス信号を生成していることになる。

次に水平表示文字数検出信号が得られると、この信号を
加算信号２４として用いて、加算器２０においてオフセ
ットレジスタ１３とメモリアドレスカウンタ１７の間で
データの加算を行う。

この例では第１ライン目の終わりでは（８＋１６）の加
算が行われるのでその結果の値２４が加算器２０から表
示アドレスレジスタ１６にセレクタ１５を通して与えら
れ、表示アドレスレジスタロード信号２２により該表示
アドレスレジスタ１６に、次のラインの先頭表示アドレ
スとしてロードされ、設定される。

さらに水平総文字数検出信号により生成されるメモリア
ドレスカウンタロード信号２３により、メモリアドレス
カウンタ１７にその値２４がセットされることになる。

同様に次の行（ライン）の終わりでは（２４＋１６）＋
８の加算が加算器２０において行われることになり、こ
のようにして一画面分の表示に必要な表示アドレス信号
が順次生成されていく。

１フイールド中の最終ラインの表示期間には、セレクタ
信号２５がハイからロウに切換わり、表示スタートアド
レスレジスタ１４のデータが表示アドレスレジスタ１６
にロードされる。このことにより、次の画面としての１
フイールドの先頭に戻って表示アドレスを生成すること
ができる。

またこの実施例においては、１行を１走査線（ライン）
で表わした場合のタイミングについて示しであるが、１
行を複数の走査線（例えば８本など）で表現する場合、
特にキャラクタディスプレイなどの応用の場合について
は１行の中の最終の走査線が走査されている期間のみ、
前記のタイミング制御を実行すればよいことは明らかで
ある。

また加算器２０の加算実行時間は、メモリアドレスカウ
ンタロード信号２３が発生する直前までの期間内であれ
ばよく、通常は水平帰線期間として数文字分から数１０
文字分要するため、表示アドレスレジスタロード信号２
２をシフトすることにより、加算のための時間は充分に
得られると考えてよい。

また、加算の実行は１水平走査に１回またはそれ以下で
あり、回路が動作を行っている瞬間に電流を消費し、動
作していない間は電流を消費しないＣＭＯ８形の論理回
路を採用することにより、加算動作の回数が少ない分だ
け、低消費電力化が図れる。

〔発明の効果〕

本発明によれば、高速な加算器を用いることなく、表示
メモリに対し゛Ｃ供給すべき表示アドレス信号生成のだ
めの加算演算が実行でき、表示画像の高精細化に伴うキ
ャラクタクロックの高速化に対しても、消費電力及び回
路規模を増やすことなく対応できるという効果がある。

さらに加算器の動作期間も、各キャラクタクロック毎に
行う従来方式に比較して１行に１回の動作という短期間
ですむことから、消費電流が少なくてすみ、ＣＭＯ８Ｌ
ＳＩによる集積化を行うのに最適であると云える。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例における各部の動作波形を示す波形図、
第３図は本発明による表示アドレス制御装置を含む文字
２図形表示装置のシステム構成を示すブロック図、第４
図は画面表示に関連した諸パラメータを示す説明図、で
ある。 符号の説明 １・・・・・・ＣＰＵ、４・・・・・・表示メモリ、６
・・・・・・ＣＲＴ、７・・・・・・表示制御回路、８
・・・・・・表示アドレス信号、１３・・曲オフセット
レジスタ、１４・・曲表示スタートアドレスレジスタ、
１５・・・・・・セレクタ、１６・・・・・・表示アド
レスレジスタ、１７・・・・・・メモリアドレスカウン
タ、１８・・・・・・キャラクタクロック、２０・・・
・・・加算器、２１・曲・タイミング発生回路、２２・
・・・・・表示アドレスレジスタロード信号、２３・・
・・・・メモリアドレスカウンタロード信号、２４・・
・・・・加算信号、２５・・・・・・セレクタ信号代理
人　弁理士　並　木　昭　夫 １　図 ’ｆｆ４ｉ！！ｆｆ

Claims (1)

1. 【特許請求の範囲】 １、画面に表示すべき表示データを格納する表示メモリ
   に対して、該表示データを読み出すための表示アドレス
   信号を作成して供給する表示アドレス制御装置において
   、 １画面を構成する水平方向走査ラインの始点アドレスを
   ロードされて記憶する表示アドレスレジスタと、前記表
   示アドレスレジスタからそこに記憶されている前記始点
   アドレスをロードされた後、該始点アドレスをベースと
   して、他から供給されるキャラクタ・クロックをカウン
   トすることにより表示アドレス信号を作成して表示メモ
   リへ向け出力するメモリアドレスカウンタと、前記表示
   メモリにおける表示走査方向のメモリ幅と画面における
   表示期間幅との差をオフセット値として記憶するオフセ
   ットレジスタと、該オフセットレジスタからのオフセッ
   ト値と前記メモリアドレスカウンタからの表示アドレス
   信号とを、水平方向走査ラインの帰線期間を含めない表
   示期間の終了時に加算して、その結果を前記始点アドレ
   スとして前記表示アドレスカウンタへ格納する加算器と
   、を具備して成ることを特徴とする表示アドレス制御装
   置。