KR940003423B1 - 표시 메모리의 메모리 어드레스 발생장치 - Google Patents

표시 메모리의 메모리 어드레스 발생장치 Download PDF

Info

Publication number
KR940003423B1
KR940003423B1 KR1019870001463A KR870001463A KR940003423B1 KR 940003423 B1 KR940003423 B1 KR 940003423B1 KR 1019870001463 A KR1019870001463 A KR 1019870001463A KR 870001463 A KR870001463 A KR 870001463A KR 940003423 B1 KR940003423 B1 KR 940003423B1
Authority
KR
South Korea
Prior art keywords
memory
display
memory address
selector
signal generator
Prior art date
Application number
KR1019870001463A
Other languages
English (en)
Other versions
KR870008313A (ko
Inventor
도시오 다나가
히로유기 사가이
노부오 시바사기
Original Assignee
가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다찌세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시끼가이샤 히다찌세이사꾸쇼
Publication of KR870008313A publication Critical patent/KR870008313A/ko
Application granted granted Critical
Publication of KR940003423B1 publication Critical patent/KR940003423B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
    • G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/40—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which both a pattern determined by character code and another pattern are displayed simultaneously, or either pattern is displayed selectively, e.g. with character code memory and APA, i.e. all-points-addressable, memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Digital Computer Display Output (AREA)

Abstract

내용 없음.

Description

표시 메모리의 메모리 어드레스 발생장치
제1도는 본 발명의 메모리 어드레스 발생회로의 1실시예를 도시한 블럭도.
제2도의 (a) 내지 제2도의 (m)은 각각 제1도에 도시된 회로의 중요 부분의 신호 파형도.
제3도는 본 발명의 표시 시스템의 1실시예의 블럭도.
제4도는 본 발명에서 표시 메모리와 표시 영역 사이의 관계를 설명한 도면.
제5도는 제1도에 도시된 타이밍 신호 발생기의 실시예를 도시한 블럭도.
본 발명은 표시 메모리에 기록된 영상 데이터를 리드하기 위해 표시 메모리에 공급되는 메모리 어드레스 신호 발생장치에 관한 것으로, 특히, 표시 화면의 폭보다 표시 메모리의 폭을 넓게한 표시장치에서 표시 화면의 스크롤 표시(scroling display)에 적합한 메모리 어드레스 신호 발생장치에 관한 것이다.
종래의 기술에서, 예를들면 1982년 일본 특허 공개 공보 소화57-56885호에 기재된 바와 같이, 메모리 어드레스 신호 발생장치는 메모리 어드레스를 기억하는 메모리 어드레스 레지스터, 표시라인의 종료마다 클리어되는 카운트 레지스터와 디스플레이 메모리의 주사 방향내의 어드레스 수를 기억하는 피치 레지스터를 갖는다. 통상, 메모리 어드레스 신호는 카운트 레지스터와 메모리 어드레스 레지스터의 내용을 더하여 계산된다. 각각의 표시라인의 종료시, 피치 레지스터와 메모리 어드레스 레지스터의 내용의 합이 메모리 어드레스 신호로서 공급되고, 메모리 어드레스 레지스터에 저장된다. 이러한 방법에서, 메모리 어드레스 신호는 각각의 문자 클럭에서 계산되어 표시 메모리에 공급된다.
일반적으로 표시장치는 고분해도를 갖게해야 한다.
이러한 이유로 표시 속도의 고속화가 필요하다. 그러므로, 상기 방법에서는, 계산이 각각의 문자 클럭에서 실행되고, 표시 속도는 프로세서의 계산능력에 의존하므로 표시 속도를 고속화하는 것이 어렵다. 또한 프로세서가 CMOSIC(Complementary Metal Oxide Semiconductor Integrated Circucuit)로 제조되었다면, 프로세서가 각각의 문자 클럭마다 동작하여 전력 소비를 줄이기가 어렵다.
본 발명의 목적은 표시 스크롤을 실행하기에 적합한 표시 메모리의 메모리 어드레스 발생장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고속의 프로세서없이 표시 속도의 고속화와 저소비 전력을 갖는 표시 메모리의 메모리 어드레스 신호 발생장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 의하면, 오프셋트 레지스터와 메모리 어드레스 카운터가 표시 메모리의 메모리 어드레스 발생장치로 사용된다. 오프세트 레지스터는 표시 메모리의 폭과 수평 주사 방향에서의 표시화면 폭과의 차이에 대응하여, CPU로부터 설정된 오프세트 값을 저장한다. 본 발명의 장치에서, 오프세트 값은 차기 수평선의 시작 메모리 어드레스를 얻기 위해 각각의 수평선의 종료에만 메모리 어드레스 카운터의 내용을 가산한 것이다.
이런 결과, 가산의 수를 줄여, 고속의 가산기나 프로세서 없이 스크롤 표시를 얻는 것이 가능하게 되었다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제3도는 본 발명의 메모리 어드레스 발생회로를 갖는 표시 시스템의 블럭도이다.
제3도에서, 중앙처리장치(1)(이후, CPU라 한다)은 영상 데이터가 저장된 표시 메모리(4)와 작업 데이터 및 프로세싱 프로그레이 저장된 메모리(3)에 버스(2)를 통하여 접속되어 있다. 또한, CPU(1)은 시프터(5)와 함께 음극선관(이후, CRT라 한다)내의 문자와 패턴을 표시하고, 표시 메모리(4)의 내용을 리드하기 위한 표시 제어회로(7)이 버스(2)를 경유하여 접속되어 있다. 디스플레이 제어회로(7)은 CRT(6)상의 표시 영상에서 필요한 다수의 타이밍 신호, 예를 들어 CRT(6)상의 수평수직 동기신호와 표시 타이밍 신호(9)와, 영상 데이터를 리드하기 위한 메모리 어드레스 신호(8)를 발생한다.
메모리 어드레스 신호(8)은 CPU(1)에서 발생된 표시 메모리(4)용 라이트 어드레스 신호(11)과 함께 어드레스 선택기(12)에 공급된다. 어드레스 선택기(12)는 데이터선(11A)을 경유하여 영상 데이터가 CPU로 옮겨지는 표시 메모리(4)의 라이트모드시, 라이트 어드레스 신호(11)을 선택하고, 통상의 표시모드시 메모리 어드레스 신호(8)을 선택한다. 시프터(5)는 표시 메모리(4)에서 리드된 직렬 데이터를 병렬 데이터로 반전하여 CRT(6)으로 보낸다.
표시 제어회로(7)은 표시 데이터가 표시 메모리(4)에서 리드되어 시프터(5)를 거쳐 CRT(6)에 공급되도록, 표시 메모리(4)에 메모리 어드레스 신호(8)을 공급한다. 회로(7)은 후에 설명되는 것과 같이, CPU(1)로부터 버스(2)를 거쳐 표시하기 위해 필요한 많은 파라미터를 마련한다.
제4도에서 표시 메모리(4)는 CRT(6)에서 표시 화면에 대응하는 표시영역 ①, ②보다 더 넓은 메모리 영역을 갖는다. 이때, 표시 문자 단위로 환산한 표시 메모리(4)의 폭을 L, 표시 문자 단위로 환산한 표시된 화면의 폭을 S, 이들의 차이를 F로 한다. 본 발명에서, F의 값을 오프세트 값이라 한다. 이 오프세트 값 F는 후에 상세하게 설명하겠지만, 오프세트 레지스터로 세트된다. 예를 들어 폭 S가 80이고, 폭 이 128일때, 오프세트 값 F는 48이다.
이 장치에서 오프세트 값 F는 표시영역 ①에서 ②로 움직여도 상수이다. CRT(6)상에 표시영역 ①을 표시하기 위해, 시작 어드레스 A1은 CPU(1)에서 회로(7)로 세트되고, 첫째선이 표시영역 ①의 오른쪽 끝까지 수평 방향으로 주사된다. 첫째선의 주사가 끝날 때, 두번째 선의 시작점의 메모리 어드레스를 얻기 위해, 첫째 선의 종료위치의 메모리 어드레스에 오프세트 값 F를 가산한다. 이런 과정을 반복하면, 표시영역 ①을 주사하기 위해 필요한 메모리 어드레스 신호가 계속적으로 얻어진다.
이런 방법에서, 시작 어드레스가 CPU(1)의 명령에 따라 A1에서 A2로 변할 때, 수평 방향이나 대각선 방향으로의 스크롤 표시가 확정된다. 또한 표시하기 위한 다른 기초적인 파미터로서, 수평 여백구간 ΔH를 포함한 전체의 수평 표시 문자의 수 H와 표시 화면의 폭에 대응하는 수평 표시 문자의 수가 CPU(1)에 의해 표시 제어회로(7)의 내부 레지스터에 세트된다. 제4도에서 ΔV는 수직 여백 구간을 나타낸다.
제1도는 본 발명의 실시예의 메모리 어드레스 발생회로(7′)의 블럭도이다. 메모리 어드레스 발생회로(7′)는 제4도에서 도시된 표시 제어회로(7)의 주요 부분이다. 제1도에서, (13) 내지 (17)은 오프세트 레지스터, 시작 어드레스 레지스터, 선택기, 메모리 어드레스 레지스터(MAR)와 메모리 어드레스 카운터(MAC)를 각각 나타낸 것이다. 또 (20)과 (21)은 가산기와 타이밍 신호 발생기를 나타낸 것이다. 오프세트 값은 CPU(1)로부터 버스(2)를 경유하여 오프세트 레지스터(13)에 세트된다. 또한, 예를 들어 표시영역 ①의 A1인 시작 어드레스는 CPU(1)로부터 버스(2)를 경유하여 시작 어드레스 레지스터(14)에 세트된다. 시작 어드레스 레지스터(14)의 출력 데이터 또는 가산기(20)의 출력 데이터인 선택기(15)의 출력 데이터는 MAR(16)에 공급된다. MAR(16)에 공급된 데이터는 MAC(17)로 로드된다. MAC(17)은 로드된 데이터에 따라 문자 클럭(18)을 카운트업한다. 각각의 문자 클럭(18)은 문자 단위에 대응하며, 타이밍 신호 발생기(21)로부터 공급된다. 이런 결과, 메모리 어드레스 신호(8)이 계속적으로 발생되고, 제3도에 나타낸 어드레스 선택기(12)를 경유하여 표시 메모리(4)에 공급된다.
오프세트 레지스터(13)의 값이 “8”이고, 첫째 주사선의 종료시에 MAC(17)의 값이 16이라면, 가산기(20)에서 “8”과 “16”이 가산되고, 가산된 “24”는 다음 선의 시작 어드레스로서 MAR(16)에 공급된다.
타이밍 신호 발생기(21)은 MAR 로드 신호(22), MAC 로드 신호(23), 가산기 신호(24), 선택기 신호(25)와 문자 클럭(18)을 소정의 타이밍에서 발생한다. 다음에 자세한 설명을 한다.
제2도의 (a) 내지 제2도의 (m)도는 제1도에 도시된 실시예의 주요 신호의 파형을 설명한 것이다. 제2도의 (i) 내지 제2도의 (m)도에 나타낸 파형은 1필드기간의 종작을 설명하기 위해 제2도의 (a) 내지 제2도의 (h)도의 파형과 비교하여 축소된 시간 범위를 기술한 것이다. 또한 제2도의 (a) 내지 제2도의 (m)도에 나타낸 예에서, 시작 어드레스 레지스터(14)내에 설정된 값은“0”이고, 수평 표시 표시 문자의 수 S는 “16”이고, 문자 단위에서 여백 기간은 “3”이고, 수평 전체 표시 문자의 수 H는 “19”이며, 오프세트 레지스터(13)에 설정된 값은“8”이다.
먼저, 타이밍 신호 발생기(21)에서 출력된 선택기 신호(25)가 논리 “0”, 즉 제2도의 (l)에 도시된 바와 같이, 1필드 종료직전의 1라인 표시기간에서, 시작어드레스 레지스터(14)에 저장된 시작 어드레스 “0”선택기(15)를 경유하여 MAR(16)에 설정된다. 제2도의 (d), (e), (j) 및 (m)에 도시된 바와 같이, 설정된 타이밍은 표시 기간이 종료하는 직전의 수평 표시 문자의 수 S의 검출신호에 의해 생성된 MAR 로드 신호(22)이다.
다음에, MAR(16)의 내용은 제2도의 (c)와 제2도의 (f)에 도시한 바와 같이, 수평 여백 기간의 종료 직전의 수평 총표시 문자의 수 H의 검출 신호에서 발생된 MAC 로드 신호(23)에 따라 MAC(17)로 로드된다. 이런 예에서, “0”은 로드된 것이다. 그러나, 이 값은 스크롤 표시를 실행하기 위해 CPU(1)에 의해 시작 어드레스 레지스터(14)에 임의의 값으로 세트된다.
MAC(17)은 타이밍 신호 발생기(21)에서 메모리 어드레스 신호(8)을 발생시키도록 문자 클럭(18)을 순차로 카운트업한다. 정류 로드동안, 메모리 어드레스 카운터(17)만 메모리 어드레스 신호(8)을 발생시키도록 카운트한다.
다음에, 수평 표시문자의 수 S의 검출 신호가 얻어질 때, 이 신호는 가산기 신호(24)로 사용되며, 메모리 어드레스 카운터(17)과 오프세트 레지스터(13)의 데이터는 가산기(20)에서 더해진다. 이러한 예에서, 1라인째의 종료에서는 “8”에 “16”을 더한 “24”의 가산된 값이 얻어져서 선택기(15)를 경유하여 MAR(16)에 공급되며, 다음 라인의 시작 어드레스로서 MAR(16)에 로드된다. 또한, 이 값 “24”는 MAC 로드 신호(23)에 의해 MAC(17)에 세트된다.
동일한 방법으로 다음 라인의 종료에서는 “24”, “16”과 “8”의 가산이 가산기(20)에서 실행된다. 따라서, 화면을 표시하기 위해 필요한 메모리 어드레스 신호는 메모리 어드레스 발생회로(7′)에서 순차적으로 발생된다. 1필드의 최종 라인의 표시 기간동안, 선택기 신호(25)는 고레벨에서 저레벨로 변화되고, 시작 어드레스 레지스터(14)의 데이터는 MAR(16)에 로드된다. 표시 어드레스는 다음 필드의 선두에서 발생시킬 수 있다.
제5도는 제1도에 도시된 타이밍 신호 발생기(21)의 1실시예인 블럭도이다. 문자 클럭(18)은 문자 클럭 발생기(31)로부터 발생된다. 이 클럭은 문자 단위를 지시하는 기준으로서 이용된다. 문자 카운터(26)은 문자 클럭(18)을 카운트하며, 비교기(28)과 (30)에 출력 신호를 보낸다. 비교기(28)은 문자 카운터(26)의 출력 신호와 수평 표시 문자(HDC) 레지스터(27)에 저장된 데이터를 비교한다. 비교기(30)은 문자 카운터(26)의 출력 신호와 수평 표시 문자(HTDC) 레지스터(29)에 저장된 데이터를 비교한다. 이런 데이터는 CPU 버스(2)를 경유하여 CPU(1)로부터 임의로 보내진다. 이 데이터는 수평 방향에서 주사기간과 표시영역을 결정한다. 비교기(28)의 출력 신호인 가산기 신호(24)는 HDC 레지스터(27)의 세트 데이터와 문자 카운터(26)의 카운트된 값이 일치할 때에 발생된다. 가산기 신호(24)는 한 문자 클럭에 대응하는 펄스 폭을 갖는다. 또한 문자 클럭(18)과 가산기 신호(24)는 AND 회로(32)에 보내지고, 가산기 신호(24)의 끝의 1/2폭을 갖는 MAR 로드 신호(22)가 발생된다.
이에 비해서, 비교기(30)의 출력 신호는 HTDC 레지스터(29)의 세트 데이터와 문자 카운터(26)의 카운트 값이 일치할 때 발생된다. 이 출력 신호와 문자 클럭(18)은 AND 회로(30)에 보내져서, MAC 로드 신호(23)이 발생된다. MAC 로드 신호(23)은 문자 카운터(26)의 리세트 펄스로서도 사용된다. 즉, 문자 카운터(26)은 카운트 값이 HTDC의 수로 될 때, 초기화 된다.
또한, 하나의 수평 주사 기간에 대응하는 비교기(30)의 출력 신호는 수직 방향으로 선의 수를 카운트하는 수직선 카운터(34)의 카운트 클럭으로서 이용된다. 수직선 레지스터(34)의 카운트 클럭으로서 이용된다. 수직선 레지스터(35)는 CPU 버스(2)를 경유하여 CPU(1)로부터 세트 데이터를 받는다. 세트 데이터는 표시 화면의 수직선의 수에 대응한다. 또 다른 비교기(36)은 라인 카운터(34)의 카운트 값과 수직선 레지스터(35)의 데이터를 비교하여 데이터와 카운트 값이 일치할 때, 선택기 신호(25)를 발생한다. 또한 이 선택기 신호(25)는 라인 카운터(34)의 리세트용으로 사용된다.
상술한 바와 같이, 제1도와 제5도에 도시한 타이밍 신호 발생기(21)은 제3도에 도시한 동기화 신호(10)과 표시 타이밍 신호(9)를 발생하는 기능을 갖고 있지 않다. 그러나 표시 타이밍 신호(9)는 MAC 로드 신호(23)과 가산기 신호(24)를 이용하여 간단히 발생된다. 예를 들면, 양쪽 신호의 트레일링(trailing) 끝에서 온과 오프되는 플립플롭이 표시 타이밍 신호(9)를 생성할 수 있다. 또한, 이런 기술 영역의 종사자는 동기화 신호(10)를 발생하기 위한 회로를 쉽게 구성할 수 있다. 따라서, 이것에 대한 설명은 생략한다.
상기 실시예에서, 타이밍도는 문자선이 하나의 주사선으로 구성되는 경우로 설명하였다. 그러나 문자선이, 예를 들어 8개의 주사선과 같이 다수의 주사선으로 구성되었어도 본 발명은 유용하다. 이런 경우 각각의 문자선에서 최종 주사선이 주시될 때만, 상술한 타이밍 제어가 실행된다.
또한, 수평여백 기간이 통상 몇개 내지 수십개의 문자 단위이므로, MAR 로드 신호를 MAC 로드 신호 근처로 이동시키는 것이 가능하여 가산기(20)은 좀더 천천히 가산을 실행할 수 있다.
상술한 바와 같이 본 발명에서는 가산의 실행이 각각의 수평 주사동안 1회 또는 그보다 작으므로, CMOS-IC를 사용하여 전력 소비를 낮추게 할 수 있다. 또한, 본 발명에 의하면, 고속의 가산기나 프로세서 없이 메모리 어드레스 발생을 위한 장치를 제공할 수 있다.

Claims (6)

  1. 저장된 표시 데이터를 리드하기 위한 표시 메모리(4)의 메모리 어드레스 신호 발생장치에 있어서, 표시 화면의 각각의 수평 주사선의 시작 어드레스를 로드하는 메모리 어드레스 레지스터 수단(16), 메모리 어드레스 신호를 출력하도록 상기 메모리 어드레스 레지스터 수단(16)에 로드된 상기 시작 어드레스를 로드한 후 문자 클럭은 카운트하는 메모리 어드레스 카운터 수단(17)과, 주사 방향에서 상기 표시 화면의 폭과 상기 표시 메모리 폭과의 차이에 대응하는 오프세트 값을 저장하는 오프세트 레지스터 수단(13)과 상기 각각의 수평 주사선의 종료에서 상기 메모리 어드레스 신호와 상기 오프세트 값을 가산하여 상기 메모리 어드레스 레지스터 수단(16)에 다음의 수평 주사선의 상기 시작 어드레스로서 가산된 것을 공급하는 가산기 수단(20)을 포함하는 표시 메모리의 메모리 어드레스 신호 발생장치.
  2. 특허청구의 범위 제1항에 있어서, 또 버스(2)를 경유하여 중앙처리장치(1)로부터 첫째 수평 주사선의 상기 시작 어드레스를 받고 그것을 저장하는 시작 어드레스 레지스터 수단(14)를 포함하는 표시 메모리에 메모리 어드레스 신호 발생장치.
  3. 특허청구의 범위 제2항에 있어서, 또 상기 가산기 수단(20)의 출력과 상기 시작 어드레스 레지스터 수단(14)의 내용을 선택하며, 상기 메모리 어드레스 레지스터 수단(16)에 접속된 선택기 수단(15)를 포함하는 표시 메모리의 메모리 어드레스 신호 발생장치.
  4. 특허청구의 범위 제3항에 있어서, 또 상기 메모리 어드레스 레지스터 수단(16)과 상기 메모리 어드레스 카운터 수단(17)에 로드 신호(22, 23)과 상기 선택기 수단(13)에 선택기 신호(25)를 공급하는 타이밍 신호 발생기 수단(21)을 포함하는 표시 메모리의 메모리 어드레스 신호 발생장치.
  5. 표시 화면의 표시 데이터를 리드하기 위한 표시 메모리(4)의 메모리 어드레스 신호 발생장치에 있어서, 중앙처리장치(1), 상기 표시 화면의 첫째 수평 주사선의 시작 어드레스를 저장하기 위해 버스(2)를 경유하여 상기 중앙처리장치(1)에 연결된 시작 어드레스 레지스터 수단(14), 상기 시작 어드레스 레지스터 수단(14)가 제1의 입력단에 접속된 선택기 수단(15), 상기 선택기 수단(15)의 출력을 로드하기 위해 상기 선택기 수단의 출력 단자에 접속된 메모리 어드레스 레지스터 수단(16), 메모리 어드레스 신호(8)을 발생하기 위해 상기 선택기 수단(15)의 상기 출력을 로드한 후 문자 클럭을 카운트하며, 상기 메모리 어드레스 레지스터 수단(16)에 접속된 메모리 어드레스 카운터 수단(17), 수평 주사 방향에서 상기 표시 화면의 폭과 상기 표시 메모리의 폭과의 차이에 대응하는 오프세트 값을 저장하는 오프세트 레지스터 수단(13)과 각각의 수평 주사선의 종료에서 메모리 어드레스 신호와 상기 오프세트 값을 가산하여, 상기 선택기 수단(15)의 제2의 입력단에 가산된 것을 공급하는 가산기 수단(20)을 포함하는 표시 메모리의 메모리 어드레스 신호 발생장치.
  6. 특허청구의 범위 제5항에 있어서, 또 상기 선택기 수단(15)에 선택기 신호(25)를 공급하는 타이밍 신호 발생기 수단(21)을 포함하며, 상기 선택기 수단은 상기 선택기 신호(25)에 따라 주사하는 상기 표시 화면의 종료에서 상기 시작 어드레스 레지스터 수단(14)의 내용을 선택하는 표시 메모리의 메모리 어드레스 신호 발생장치.
KR1019870001463A 1986-02-21 1987-02-21 표시 메모리의 메모리 어드레스 발생장치 KR940003423B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61-35000 1986-02-21
JP35000 1986-02-21
JP61035000A JPS62194284A (ja) 1986-02-21 1986-02-21 表示アドレス制御装置

Publications (2)

Publication Number Publication Date
KR870008313A KR870008313A (ko) 1987-09-25
KR940003423B1 true KR940003423B1 (ko) 1994-04-22

Family

ID=12429850

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870001463A KR940003423B1 (ko) 1986-02-21 1987-02-21 표시 메모리의 메모리 어드레스 발생장치

Country Status (3)

Country Link
US (1) US4779084A (ko)
JP (1) JPS62194284A (ko)
KR (1) KR940003423B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01114712A (ja) * 1987-10-29 1989-05-08 Sony Corp 車載用ナビゲータ装置
JP2906406B2 (ja) * 1987-10-29 1999-06-21 ソニー株式会社 表示制御回路
US5208583A (en) * 1990-10-03 1993-05-04 Bell & Howell Publication Systems, Company Accelerated pixel data movement
US5628026A (en) * 1994-12-05 1997-05-06 Motorola, Inc. Multi-dimensional data transfer in a data processing system and method therefor
JP3501989B2 (ja) * 1999-10-29 2004-03-02 松下電器産業株式会社 電子装置
DE10034897B4 (de) * 2000-07-18 2004-08-05 Infineon Technologies Ag Adresszähler zur Adressierung von synchronen hochfrequenten Digitalschaltungen, insbesondere Speicherbauelementen
DE10111440C2 (de) * 2001-03-09 2003-02-20 Infineon Technologies Ag Adressengenerator zur Erzeugung von Adressen zum Testen einer Schaltung
JP4717570B2 (ja) * 2005-09-15 2011-07-06 株式会社リコー データ転送装置、表示装置、およびデータ転送方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55163578A (en) * 1979-06-05 1980-12-19 Nippon Electric Co Image control system
US4368466A (en) * 1980-11-20 1983-01-11 International Business Machines Corporation Display refresh memory with variable line start addressing
US4364037A (en) * 1981-06-15 1982-12-14 Cromemco Inc. Transition data image processor
US4688033A (en) * 1984-10-25 1987-08-18 International Business Machines Corporation Merged data storage panel display

Also Published As

Publication number Publication date
US4779084A (en) 1988-10-18
JPS62194284A (ja) 1987-08-26
KR870008313A (ko) 1987-09-25

Similar Documents

Publication Publication Date Title
US4464656A (en) Waveform display apparatus
JPH04106593A (ja) 静止画像表示装置およびそれに用いる外部記憶装置
US4307393A (en) Trend graph display system
JPS60158484A (ja) 表示メモリ制御方式
KR940003423B1 (ko) 표시 메모리의 메모리 어드레스 발생장치
US4661812A (en) Data transfer system for display
CA1200334A (en) Logic signal display apparatus
JPH0312493B2 (ko)
EP0123381B1 (en) Logic waveform display apparatus
JPH0361148B2 (ko)
US5963183A (en) Method of and apparatus for displaying a plurality of screen modes
US4386359A (en) Line printer attachment
JPH04305160A (ja) バッファ・メモリを用いたトリガ発生方法
US4660154A (en) Variable size and position dialog area display system
JPS61294374A (ja) 波形表示装置
JPS6016634B2 (ja) デイスプレイ装置における図形発生方式
US4703230A (en) Raster operation circuit
EP0202865B1 (en) Testable video display generator
JP2623541B2 (ja) 画像処理装置
JP2628590B2 (ja) 走査線位置検出装置
JPS632116B2 (ko)
KR100234722B1 (ko) 씨알티 콘트롤러의 스캔라인 확장 회로
JP2574871B2 (ja) 表示装置
EP0159589A2 (en) Display system for a measuring instrument
KR920004991Y1 (ko) 평판 표시기용 수평 동기신호 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030414

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee