JPS61294374A - 波形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、オシロスコープ等の波形表示装置、特に、垂
直ラスタスキャン型の波形表示装置に関する。

［従来技術及びその問題点］ オシロスコープにおいて、陰極線管（ＣＲＴ）の管面に
波形を表示するには一般に２つの方法がある。その１つ
の方法、即ち偏向ビーム法では、電子ビームは、管面の
水平方向に選択された一定速度で走査されると共に、波
形の大きさに比例した電位に従って垂直方向に偏向され
る。もう１つの方法、即ちビットマツプ・ラスタ走査法
では、波形はデジタル化されて、ランダムアクセスメモ
リ（ＲＡＭ）に記憶されるピクセルデータとなる。管面
は多数のピクセルに細分化され、この管面上に各ピクセ
ルが各記憶ピクセルデータに対応する。電子ビームは、
記憶ピクセルデータに従って管面上のピクセルを明滅さ
せながら複数の水平線に沿って順次上から下へと水平ラ
スタ走査されて波形像が作られる。

偏向ビームをオシロスコープでは、一般にビットマツプ
・ラスタ走査型オシロスコープより高速に表示更新が行
なわれるので、偏向ビーム型の方がリアルタイムの用途
には適している。一方、ラスタ走査型では、波形を半永
久的に記憶することができるが、偏向ビーム塁では通常
できない、また、波形振幅データ、オシロスコープ制御
設定。

メニュー等の管面表示は、偏向ビーム型よりビツトマッ
プ・ラスタ走査法の方が容易かつ高解像度で行なえる。

したがって、波形の半永久的記憶が可能で且つ高速表示
更新ができ、更に、管面に高解像度のグラフィック図形
（文字も含む）を同時に表示できるＣＲＴ波形表示装置
の実現が望まれる。

本発明の目的は、サンプリングされた波形像の高速更新
を可能にする波形表示装置を提供することである。

本発明の他の目的は、サンプリング波形像と共に高解像
グラフィック図形も表示できる波形表示装置を提供する
ことである。

本発明の他の目的は、オシロスコープ管面上にサンプリ
ング波形像を半永久的に表示できる波形表示装置を提供
することである。

［発明の概要］ 本発明による波形表示装置では、垂直ラスタ走査法示法
を採用している。即ち、ＣＲＴの電子ビームは、管面上
で垂直方向に高速走査すると共に、水平方向に低速走査
して、管面上に多数の垂直走査線を形成する。各垂直走
査中、電子ビームをオンオフ制御して多数の垂直走査線
部分の集合により像を形成する。

また、本発明によれば、管面上に表示する像は、デジタ
ル化されて多数の数値対としてＲＡＭ内に記憶される。

各垂直走査線は、多数のピクセルに細分化されると共に
、上記数値対の一方により１垂直走査線上のビームがオ
ンされるべきピクセル位置を指定し、上記数値対の他方
によりビームがオフされるべきピクセル位置を指定する
。各垂直走査の開始時に垂直走査線部分に対応するデー
タ対をＲＡＭから読出してレジスタに入れる。垂直走査
線の走査線中、カウンタによりピクセル計数値を発生し
、この計数値をレジスタ内のデータと比較する。計数値
がデータ対の小さい方の値に達したときビームをオンし
、データ対の大きい方の値に達したときビームをオフす
る。

この手法により、波形像を、ビットマツプ・ラスタ走査
法と同様にＲＡＭ内のデータとして半永久的に記憶する
ことができ、しかも、高速の表示更新が行なえという効
果がある。ビットマツプ・ラスタ走査法では、表示更新
の前に、各垂直走査線上の多数のピクセルの各々の状態
を計算してメモリに書込まなければならなかったが、本
発明では、各画面更新毎に、各波形に対して各垂直走査
線上の僅か２個のデータ点をデジタル化してメモリに記
憶させるのみでよい。

更に本発明によれば、管面上でグラフィック表示が波形
表示に重なるように、あるいは、波形表示の一部にウィ
ンドウとして挿入されるように、ランダムアクセス・ビ
ットマツプメモリに記憶したデータに従ってビームをオ
ンオフさせることもできる。ビットマツプは、オシロス
コープ制御メニュー、設定状態等のグラフィック表示に
用いる。ビットマツプ書込は波形のサンプリング前に行
なうので波形表示の更新速度を低下させることがない。

［実施例］ 第１図は、本発明による垂直ラスタ走査制御器１２を有
する波形表示装置の一例として、オシロスコープ装置ｔ
　ｏを示す、このオシロスコープ装置１０は、標準の（
ｙ−ｔ）波形を垂直走査ＣＲＴ２２上に表示できるよう
にしたものである。デジタイザ１４は、８個までのアナ
ログ電圧波形を周期的にサンプリング及びデジタル変換
し、デジタル波形データをメモリ管理ユニット（ＭＭＵ
）１５に送る。ＭＭＵ１５は、このサンプリングデータ
をランダムアクセス波形メモリ１８に記憶させる。

第２図に代表的なサンプリング波形を示す、波形の電圧
目盛は垂直軸に沿って設けられ、一方、時間目盛は水平
軸に沿って設けられている。この図の垂直グリッド線は
サンプリング区間を区切り、水平グリッド線は測定可能
な電圧を示す、デジタイザ１４の測定分解能及びサンプ
リング区間は種々の値をとり得るが、ここでは説明の便
宜上、測定分解能を１ｍＶ、サンプリング区間を１ｍＳ
とする。波形は各サンプリング区間の始めの時点でサン
プリングされる。この例では、サンプリング区間１の始
めのデジタイザ出力データは、波形の大きさが１１ｓＶ
であることを示し、サンプリング区間２の始めのデジタ
イザ出力データは、波形の大きさが１３履Ｖであること
を示す、第２図の波形に沿って取込まれたデジタルデー
タサンプリングをプロットすると第３図のようになる。

この図において、微小長方形の水平方向の行は電圧レベ
ルに対応し、垂直方向の列はサンプリング区間に対応す
る。黒く塗りつぶした長方形はそのサンプリング区間の
始めの時点でのデジタイザ出力の大きさを示す。

本発明では、第２図のサンプリング波形像は、第１図の
ＣＲＴ２２の管面２０上に表示される。

管面２０の一部を第４図に示す、この表示像は第３図の
取込サンプリングデータを用いて作られる。管面２０は
、第４図に多数の微小長方形で示したピクセルの行と列
に分割され、各ピクセル列が１サンプリング区間に対応
し、各ピクセル行が１ｍＶ区画に対応する。ＣＲＴ２２
は、電子ビームが垂直方向に高速走査（ラスタ走査）さ
れると共に水平方向に低速走査（フィールド走査）され
て、一度に１つのピクセル列が下から上へ走査される垂
直ラスタ走査型ＣＲＴである。

各サンプリング区間の始めと終りの時点で、２つの電圧
レベルが得られる。電子ビームは、列の下端にあるとき
にはピクセルが光らないようにオフされている。ビーム
が列の上方に移動していくと、ビームは、そのサンプリ
ング区間の２つのサンプル電圧レベルの内の小さい方に
対応するピクセル行に達する。この時点でビームをオン
してピクセル点灯を開始し、ビームが上方に移動する間
、ピクセル点灯を継続する。その後、ビームが電圧レベ
ルの大きい方に対応するピクセル行に達すると、ビーム
をオフし、以後の上方走査ではどのピクセルも光らない
ようにする。このような手順を各垂直走査について繰り
返すと、第４図のような像が形成される。デジタイザ１
４のサンプリング速度を上げれば、像の水平分解能を向
上させることができ、像をより詳細に表示させることが
できる。

再び第１図を参照して説明する。デジタイザ１４のサン
プリング速度・分解能は、使用者による入力に応じて実
行プロセッサ１６によって制御される。管面２０の各リ
フレッシュ処理の合間に発生したデジタイザ１４のサン
プルデータ出力は、波形メモリ１８に記憶される。その
後、このデータは、ＭＭＵｌ　５によって表示制御器２
４に送られ、更に、管面２０のリフレッシュ処理に先立
って垂直ラスタ走査（ＶＨ２）メモリ２６に記憶される
。管面２０のリフレッシュ処理中、ＶＨＳメモリ２６は
、各垂直走査の前に表示制御器２４によりアドレス指定
され、デジタイザ１４による８個のサンプリング波形の
各々に対して一対のサンプルデータワードをＶＨ５制御
器１２に送る。ＶＨ３制御器１２は、ＣＲＴ２２のビー
ムの垂直・水平走査を制御するＣＲＴ駆動器３０に対し
てビデオ出力・制御信号を発生する。ＶＲ５制御器２８
からのビデオ出力拳制御信号は、ＣＲＴ駆動器３０に対
して、各垂直走査中、どの時点でビームをオン・オフす
るかを知らせるためのものである。

オシロスコーフ装置１０は、更に、オシロスコープ操作
パラメータ変更のために、使用者が指で触れるべきグラ
フィック「押釦」の如きグラフィック拳テキストデータ
を、その管面２０上に表示できるようになっている。望
ましい実施例では、管面２０の縁の周囲に設けた赤外線
スキャナにより、操作者の指が接触した管面上の位置を
検出するようにする。第５図に示すように、グラフィッ
ク押釦は、管面２０の下側のグラフィック表示領域２１
に、或いは、波形／グラフィック表示領域２３内の波形
に重ねて表示される０表示領域２３内で波形に重ねるグ
ラフィック図形は、グリッド線、ラベル、データ等を含
んでもよい、更に又、表示領域２３の波形像を、ウィン
ドウ２５のような“ポツプアップ”ウィンドウで一時的
に置換し、この中にデータやグラフィック図形を表示し
てもよい。

第１図において、表示装置は、従来のビットマツプ回路
３２によってビットマツプ化される。

尚、管面２０の各ピクセルは、ビットマツプ回路３２内
のＲＡＭに記憶された個々のデータワードに対応する。

この記憶データワードにより、対応するピクセルのオン
／オフまたは色の状態が決定される。管面２０の更新処
理に先立ち、表示制御器２４は、使用者の選択によって
決まる所望の″テキスト・グラフィック表示データをビ
ットマツプ化すべく、ビットマツプ回路３２にピクセル
データを書込む、各垂直ラスタ走査の開始前に、ビット
マツプ回路３２は、表示制御器２４の制御に従って、そ
の垂直走査線上のピクセルに対応する全ビットマツプデ
ータを読出し、ＶＨ３制御器１２に送る。このピクセル
データが０でなければ、このデータによってＶＨ５制御
器１２のビデオ出力信号が制御され、ＶＲＳメモリ２６
からＶＲＳ制御器１２に入力された波形表示データは、
ビデオ出力信号に何の影響も及ぼさない。

垂直走査の最初の部分では、ビットマツプ回路３２の対
応するピクセルデータの殆どは０でない、というのは、
第５図の管面２０の下側のグラフィック領域２１では、
通常、グラフィック表示を行なっているからである。走
査がグラフィック領域２１の頂部に達すると、ビットマ
ツプグラフィック表示は、ウィンドウ２５内に含まれな
い限り、通常波形に重畳される。走査線がウィンドウ内
に含まれていれば、走査がそのウィンドウの頂点に達す
るまで、ＶＨＳメモリ２６のデータによる波形像を抑制
したまま、ビットマツプピクセルデータのみでビデオ出
力信号を制御する。ウィンドウの頂部より上側では、Ｖ
ＨＳメモリ６の波形データは抑圧されることなく、管面
の上側部分、即ち、表示領域２３に、波形が、ビットマ
ツプグラフィック表示と重畳して表示される。

デジタイザ１４（第１図）は、各サンプリング区間の始
め（または終り）の時点で、全８波形を同時にサンプリ
ングし、８個のデータワードを直列に波形メモリ１８に
送る０表示制御器２４、は波形メモリ１８からサンプル
データを受は取ったとき、ＶＨＳメモリ２６にそのデー
タを記憶させる前に、各波形のデータ毎に異なる色指示
ビットを付加する。３ビツトの色指示ビットを用いれば
、異なる８色が利用できる。背景色に１色必要なので、
波形像には７色の異なる色が使える。異なる波形に同じ
色を用いてもよい、ＶＨ５制御器１２は　適当な色を発
生するビデオ出力信号に色ビットを変換する色テーブル
を宥する。各色には相対的な優先順位が与えられており
、２つ以上のサンプル波形像が管面２０上の同一ピクセ
ルを用いようとしたとき、１つの波形像のみがそのピク
セルの色を制御することができるようになっている。

表示制御器２４は、また、各波形サンプルに対応したデ
ータを含むＶＲＳメモリ２６の各メモリ位置に、所定個
数の禁止ビットを記憶させる。

Ａ　Ｇ　Ｅ　”禁止ビットは、対応する波形データが最
後の管面更新後に取込まれたものかどうかを示している
０表示は、デジタイザ１４のサンプリング速度に無関係
に周期的に更新される。デジタイザ１４のサンプリング
速度が遅い場合、デジタイザ１４が表示すべき波形部分
を完全にデジタル変換するのに要する時間内に、２回以
上の表示更新が行なわれる。ＶＨＳメモリ２６には、各
サンプリングデータワードに対して１個のＡＧＥビット
が記憶される。あるサンプリング区間の一端で得られた
データが古く、他端で得られたデータが新しければ、Ａ
ＧＥビットが一致せず、記憶されたデータは、そのサン
プリング区間に対応するピクセル列のピクセル駆動制御
に使用されない、つまり、表示波形像に１ピクセル幅の
隙間が生じるので、異なる更新サイクル間で得られる１
サンプリング区間の両端のデータによる誤表示を防止す
ることができる。

各波形データ取込処理の開始時、実行プロセッサ１６は
波形メモリ１８の全記憶位置に特別の“ＮＵＬＬ”コー
ドを書込む、この“ＮＵＬＬ’“コード・データは、デ
ジタイザ１４からのサンプルデータによって置換される
まで記憶されたままである。波形メモリ１８内のＮＵＬ
Ｌコードが置換される前に表示更新が始まると、ＮＵＬ
Ｌコードは表示制御器２４に送られ、ＶＨＳメモリ２６
に記憶される０表示制御器２４は、ＮＵＬＬコ−ドを認
識してＶＨＳメモリ２６内に各サンプルデータワードと
共にＮ７Ｊ’ｆ、Ｌ”禁止ビットを記憶させ、その記憶
データが無効であるかどうかを示す、波形の１サンプリ
ング区間の始め及び終りのデータ点のいずれか一方にＮ
ＵＬＬビットがセットされると、その対応するサンプリ
ング区間の波形表示は抑制される。

サンプリングされた波形の大きさがデジタイザ１４の範
囲外であれば、デジタイザ１４は、サンプルデータの代
りにオーバーレンジコードまたはアンダーレンジコード
を発生し、このコードが波形メモリ１８にサンプルデー
タとして記憶される。このデータが管面更新処理中に表
示制御器２４に送られると、表示制御器２４はこのコー
ドを認識して’０ＶＥＲ”禁止ビットまたは“ＵＮＤＥ
Ｒ″禁止ビットをセットする。この禁止ビットは各サン
プルデータと共に記憶され、波形の大きさがデジタイザ
１４の上限または下限を越えたことを示す、同時に、ア
ンダーレンジコードは表示の下限を表わす数値に変換さ
れた後、そのサンプリング区間のサンプルデータとして
メモリ２６に記憶される。同時に、オーバーレンジコー
ドは、表示の上限を表わす数値に変換される。ＶＨ５制
御器１２は、ビデオ出力信号発生時、禁止ビットに従っ
てデータの処置方法を決定する。

１サンプリング区間の始めと終りの両方のサンプルデー
タに対して、０ＶＥＲビツトまたはＵＮＤＥＲビットが
セットされている場合、そのサンプリング区間の表示は
抑制される。１サンプリング区間に対応する２つのデー
タ点の下側に対してのみＵＮＤＥＲビットがセットされ
ているとき。

その波形の走査線は表示されるが、その下限でクリップ
される。同様に、２つのサンプル点の大きい方に対して
のみ０ＶＥＲビツトがセットされていれば、その波形の
走査線は表示されるがその上限でクリップされる。

表示制御器２４は、波形データを、各サンプリング区間
の始め及び終りに取込まれたサンプルに対応する対にグ
ループ分けして、各サンプル対を対応する色指示ビット
及び禁止ビットと共に、ＶＲＳメモリ２６の別々のアド
レスのメモリ位置に記憶させる。したがって、８個の波
形に関連するデータを記憶するためには、各垂直走査線
はＶＨＳメモリ２６内に８個の記憶位置を要する０表示
制御器２４は、“クリッピング”データワードの記憶用
として、各垂直走査線に対してＶＨＳメモリ２６内のも
う１つの記憶位置を使用する。クリッピングデータは、
グラフィック表示領域２１またはポツプアップウィンド
ウ２３が終了する垂直走査線上のピクセル位置を、ＶＨ
３制御器１２番と知らせるデータである。

第６図にブロック図として示したＶＨ５制御器１２は、
８個のＶＨＳ波形レジスタ３４（夫々各サンプル波形に
対応）、ＶＲＳカウンタ３６．優先順位制御回路（以下
単に使先回路という）３８、ＶＨＳクリッピング回路４
０から成る。

各サンプリング区間に対応する８個のサンプルデータ対
の各々は、ＶＨＳメモリ２６の８個の異なるアドレスに
記憶される。各サンプルデータ対はデータワードＡ及び
データワードＢを含み、その一方のデータワードがサン
プリング区間の始めのサンプル波形の大きさを示し、他
方のデータワードがサンプリング区間の終りのサンプル
波形の大きさを示す、各サンプリング区間に対応したク
リッピングデータワードＣは９番目のアドレスに記憶さ
れる。垂直走査の開始前に、表示制御器２４は、ＶＲＳ
メモリ２６の９個の記憶位置にアクセスし、その垂直走
査線に対応した８個のＡ及びＢデータ対及びクリッピン
グデータＣを順次読出し、データバス４２に載せる。デ
ータバス４２は、各Ｖ　ＨＳ’波形レジスタ３４のデー
タＡ入力、データＢ入力、及びクリッピング回路４０の
データＣ入力に並列に接続されている。第１波形に対応
するＡ及びＢデータ対がバス４２に載っているとき、表
示制御器２４が、ロード制御線４４を介して第１ＶＨ３
波形レジスタ３４に制御信号を与えると、第１ＶＨ３波
形レジスタのみがバス４２上のＡ及びＢデータ対を記憶
する。同様に、他のサンプル波形に対応したＡ、Ｂデー
タ対がバス４２に現われているとき、表示制御器２４は
、各レジスタに別個に与えられるロード制御信号によっ
て、対応する波形レジスタ３４にそのデータ対を記憶さ
せる。データバス４２上にクリッピングデータＣが現わ
れたとき、表示制御器２４はクリッピング回路４０に接
続されたロード制御縁４６に信号を出力し、クリッピン
グ回路４０にクリッピングデータワードＣを記憶させる
。

全波形レジスタ３４にＡ、Ｂデータ対が読込まれ、クリ
ッピング回路４０にクリッピングデータＣが読込まれた
ら、表示制御器２４は、ＶＲＳカウンタ３６に初期化信
号を出力して計数値を０にリセットすると共に、各ＶＨ
５波形レジスタ３４及びクリッピング回路４０にも初期
化信号を与えてそれらに内蔵された比較器をリセットす
る。

そこで、表示制御器２４は、第１図のＣＲＴ駆動器３０
に垂直同期信号を送出してビームの水平位置を１ピクセ
ル歩進し垂直走査を開始する０次にＣＲＴ駆動器３０は
１表示制御器２４が発生するクロックパルスを受ける度
に管面２０の垂直方向にビームを１ピクセル移動させる
。

実施例では、ＶＨ３制御器１２により制御できる管面２
０の領域は、５１２ピクセルの高さであり、したがって
、第５図の全波形表示領域２３を含み、更に、表示領域
２３の高さが５１２ピクセルより小さければ、グラフィ
ック領域２１の上部を含む、走査が管面２０の５１２ピ
クセルＶＨ５表示領域の下限に達すると、表示制御器２
４は、ＶＲＳカウンタ３６にスタート制御信号を送出し
、ＶＲＳカウンタ３６に対して、表示制御器２４からの
クロックパルスの計数開始を指示する。

したがって、ＶＲＳカウンタ３６のクロックパルス計数
値（ＣＮＴ）は、ＶＨ５表示領域の開始点から上方に走
査されるピクセル数を示す、この現在のピクセル計数値
は、各ＶＨ３波形レジスタ３４及びクリッピング回路４
０のカウンタデータ入力端ＣＮＴに入力される。

４ＶＲ３波形レジスタ３４にはクロックパルス信号も入
力される。現在のピクセル計数値が１波形レジスタ３４
内のＡ、Ｂ波形サンプルデータワードの内の小さい方の
値に一致したとき、そのレジスタは、Ａサンプルデータ
に含まれる色ビットを、ｎビット（ｎは色ビット数）の
ビデオ出力バス４８に出力する。この実施例ではｎは３
であり、８色の異なる表示色が得られる。計数値がＡ、
Ｂサンプルデータワードの大きい方の値に達すると、Ｖ
Ｈ３波形レジスタ３４は、対応するビデオ出力バス４８
の、使用を停止しく即ち出力を出さず）、そのビデオ出
力バス４８は、その垂直走査の残りの期間中、使用され
ない。

ＶＨ３波形レジスタ３４からの８つのビデオ出力バス４
８はすべて、優先回路３８に接続されている。１個のビ
デオバス４８にのみ非０色ビットが載っている場合、即
ち、現在走査中の１ピクセルを１つの波形像のみが用い
ようとしている場合、優先回路３８は、その波形のｎビ
ット色データを、クリッピング回路４０のビデオ入力端
に通過させる。２つ以上のビデオ出力バスが非０色ビッ
トを有する場合、即ち、２つ以上の波形像が現在走査中
の１ピクセルを競合して用いようとしている場合、優先
回路３８は、最高優先順位の波形像の色ビットのみをク
リッピング回路４０に通過させる。この色ビットは現在
走査中の１ピクセルの色制御に用いられるので、優先回
路３８は、そのピクセルの色が最高優先順位の波形像の
色となり、最高優先順位の波形像が他のすべての波形像
の上に重なってみえるようにする。若し、全波形レジス
タの出力が単に論理和演算されたのでは、期待するよう
な表示結果が得られない。

ＶＨ３制御器２４からのクロック信号は、クリッピング
回路４０にも供給される。クリッピング回路４０は、ク
ロックパルスを受ける度に、ＶＲＳカウンタ３６から供
給される現在のクロックパルス計数値を、記憶クリッピ
ングデータＣと比較する。計数値がクリッピングデータ
Ｃより小さいか又は等しいとき、クリッピング回路４０
は、ｎビットビデオ出力バス５０の各線に２進０を出力
する。計数値がクリッピングデータＣの大きさを越える
と、クリッピング回路４０は、ビデオ入力端で受けた優
先回路３８から色データを、ビデオ出力バス５０に出力
する０表示制御器２４は、ＣＬＩＰＡＬＬビット（後述
）をセットすることにより、クリッピング回路４０に対
し、選択的に、１垂直走査の全期間中、ビデオ出力信号
を抑制させることもできる。尚、上述のＣＬＩＰＡＬＬ
ビットは、ＶＨＳメモリ２６にクリッピングデータワー
ドＣを読込む前に、表示制御器２４によってデータワー
ドＣに付加される。

ビデオ出力バス５０の各線は、ｎ個のアンド（ＡＮＤ）
ゲート５１の各々の入力端に接続され、各ＡＮＤゲート
５１の出力端はｎ個のオア（ＯＲ）ゲート５２の各々の
入力端に接続されている。ビットマツプ回路３２からの
ｎビットデータバス５４の各線は、各ＯＲゲート５２の
他方の入力端に接続されている。データバス５４の各線
はノア（ＮＯＲ）ゲート５３の各入力端にも接続され、
このＮＯＲゲート５３の出力端は各ＡＮＤゲート５１の
他方の入力端に接続されている。バス５４は、現在走査
中のピクセルのビットマツプデータを伝送する。

クロックパルス計数値がクリッピングデータＣより大き
いとき、バス５０の各線は、現在走査中のピクセルの色
ビットをＡＮＤゲート５１に供給する。そのピクセルが
ビットマツプ化されていない場合、バス５４はＮＯＲゲ
ート５３の全入力端につながる各線に２進０を搬送し、
ＮＯＲゲート５３の出力は高レベルになる。この高出力
はＡＮＤゲート５１をイネーブルして、バス５０上の色
ビットをＯＲゲート５２へ通過させる０色テーブル５８
に入力されるこのＯＲゲート５２の出力は、ＯＲゲート
５２へのバス５４への入力がすべて０なので、そのまま
ビデオ出力色ビットになる。この色ビットは、色テーブ
ル５８によりビデオ出力信号コードに変換され、ＣＲＴ
駆動器３０に適当なピクセル色信号を発生させる０色テ
ーブル５８としてはリードオンリメモリ（ＲＯＭ）が適
当であり、このリードオンリメモリは、ＯＲゲート５２
によりバス５６を介してアドレス指定される。現在走査
されているピクセルがビットマツプ化されている場合、
バス５４上のデータは０ではない、したがって、ＮＯＲ
ゲート５３の出力は低レベルになり、ＡＮＤゲート５１
はバス５０上の色データをＯＲゲート５２に通過させな
い。

つまり、ＯＲゲート５２の出力端にはバス５４上のビッ
トマツプデータが出力される。グリッドのようなグラフ
ィック表示をビットマツプ化して表示波形に重ね合わせ
るようにしてもよい。

クロックパルス計数値がクリッピングデータＣより小さ
いとき、バス５０上の各線のデータは。

クリッピング回路４０のビデオ入力端子に入力される色
ビットの値に関係なく、２進Ｏである。したがって、波
形像は、クリッピングデータＣで決まる点より下側の垂
直走査線上のピクセルに対して抑圧される。この手法は
、波形の一部に重畳するのではなく、覆い隠すようにポ
ツプアップウィンドウ内にビットマツプ情報を表示する
のに有益である。

第７図は、第６図のＶＨＳ波形レジスタ３４の１つを詳
細に示すブロック図である。波形レジスタ３４は、比較
器６０、比較器６２、禁止デコーダ６４、及び組合せ論
理回路６６から成る。比較器６０は、現在のクロックパ
ルスの計数値ＣＴＲが波形サンプルデータＡの大きさを
越えたとき（ＣＬＯＣＫ＞Ａ）出力端に出力信号を発生
し、比較器６２は、計数値ＣＴＲが波形サンプルデータ
Ｂの大きさを越えたとき（ＣＬＯＣＲ＞Ｂ）出力端に出
力信号を発生する。また、比較器６０は、計数値ＣＴＲ
がデータＡに等しいとき（ＣＬＯＣＫ＝Ａ）出力端に出
力信号を発生し、比較器６２は計数値ＣＴＲがデータＢ
に等しいとき（ＣＬＯＣＫ＝Ｂ）出力端に出力信号を発
生する。

Ａ及びＢ波形データと共に含まれるＡＧＥ、０ＶＥＲ，
ＵＮＤＥＲ％ＮＵＬＬ（７）各禁止ビットは、禁止デコ
ーダ６４に入力され、禁止デコーダ６４はその禁止ビッ
トの状態に応じてインヒビット出力信号を発生する。禁
止デコーダ６４は、禁止ビットでアドレス指定されるＲ
ＯＭ、又は、下記の真理値表に従った入出力関係を有す
る組合せ論理回路である。この真理値表において、Ｔは
能動ビット、Ｆは非能動ビット、Ｘは任意の状態を示す
。

真理値表 禁止デコーダ６４のインヒビット出カ信号は、比較器６
０及び６２（７）（ＣＬＯＣＫ＞Ａ）、（ＣＬＯＣＫ＝
Ａ）、（ＣＬＯＣＫ＞Ｂ）、（Ｃｌ、０ＣＫ＝Ｂ）出力
信号１表示制御器２４からのロード信号、データムワー
ドに関連した色ビットと共に、組合せ論理回路６６に入
力される。論理回路６６は、デコーダ６４からの能動イ
ンヒビット信号により禁止されない限り、クロックパル
ス計数値ＣＮＴがデータＡ及びデ°−タＢの間にあると
き、入力色ビットを波形レジスタ３４のビデオ出力信号
として出力する。

第７図の組合せ論理回路６６の詳細なブロック図を第８
図に示す、入力色ビットの各ビットは。

ｎ個のＤフリップフロップ（Ｄ−ＦＦ）７０の各々のＤ
入力端に入力される０色ビットが垂直走査の開始時にＦ
Ｆ７０のＱ出力にラッチされるように、ロード信号が各
ＦＦ７０のクロック入力端に与えられる。インヒビット
信号は他のＤ−ＦＦ７２のＤ入力端に入力される。Ｄ−
ＦＦ７２もロード信号をクロック入力端に受けて、その
Ｑ出力端にインヒビット信号を反転状態で出力する。（
ＣＬＯＣＲ＞Ａ）信号及び（ＣＬＯＣＫ＞Ｂ）信号は、
排他的論理和（ＸＯＲ）ゲート７４の各入力端に入力さ
れ、（ＣＬＯＣＫ＝Ａ）信号及び（ＣＬＯＣＫ＝Ｂ）信
号は、ＯＲゲート７６の各入力端に入力される。ＸＯＲ
ゲート７４及びＯＲゲート７６の再出力はＯＲゲート７
８に入力され、０Ｒゲート７８の出力はＡＮＤゲート８
０の一方の入力端に入力される。ＡＮＩ）ゲー）８０の
他方の入力端にはＦＦ７２のＱ出力が入力される。ＡＮ
Ｄゲート８０の出力はｎ個のＡＮＤゲート８２の各々の
一方の入力端に並列に入力され、他方の入力端にはｎ個
のＦＦ７０の各々のＱ出力が夫々入力される。ＡＮＤゲ
ート８２のｎ個の出力はＶＨ５波形レジスタのｎビット
ビデオ出力信号となる。

（ＣＬＯＣＫ＞Ａ）信号、！：　（ＣＬＯＣＲ＞Ｂ）信
号のいずれか一方（両方ではない）が能動状態のとき、
ゲート７４及び７８の出力は高になる。

このとき、インヒビット信号が低ならば、即ち。

ＶＲ５表示が禁止されていなければ、ＦＦ７２のＱ出力
は高であり、これはＡＮＤ８０ゲートの出力を高にする
。ＦＦ７０のＱ出力にラッチされたいずれかの色ビット
が高の場合、対応するＡＮＤゲート８２の出力も高にな
る。したがって、ビデオ出力バス４８上のビットパター
ンは色ビット入力と同じになる。（ＣＬＯＣＫ＞Ａ）、
！＝　（ＣＬＯＣＫ＞Ｂ）の両信号が共に高または低な
らば、即ち、現在のサンプリング区間の上側または下側
データ点より外側を走査しているとき、ＸＯＲゲート７
４の出力は低になる。また、（ＣＬＯＣＫ＝Ａ）信号と
（ｃｔｏｃＫ＝Ｂ）信号のいずれかが真である場合、即
ち、そのサンプリング区間のデータ点上に走査点がある
場合、ゲート７６の出力が高となり、ゲート７８．８０
及び適当なゲート８２の出力を高にする。このような構
成により、データＡとＢとが等しい場合、そのサンプ１
！ング区間で１ピクセルが表示されるようにできる。し
たがって、波形像が途切れるのを防止できる。インヒビ
ット信号が高のとき、即ち、ＶＨＳ波形表示を禁止する
とき、ＡＮＤゲート８０の出力は低のままであり、これ
によって全ＡＮＤゲート８２の出力が低に維持される。

第６図の優先回路３８の詳細ブロック図を＄９図に示す
、優先回路３８は、複数のｎ→２デコーダ８４（ｍ個の
ＶＨＳレジスタの各々に対して１個）、複数（２個）の
ＯＲゲート８６及び１個の２→ｎエンコーグ８８から成
る。各デコーダ８４のｎビット入力端には夫々各ＶＨ３
波形レジスタ３４のビデオ出力が入力される。各デコー
ダ８４のｉ番目の出力は、ｉ番目のＯＲゲート８６の１
入力端に入力され、各ＯＲゲート８６の出力は、エンコ
ーダ８８の各入力端に入力される。エンコーダ８８の出
力は、優先回路３８に入力された最も優先順位の高い色
ビット入力に対応する。

第６図のクリッピング回路は、第１０図に示したように
、比較器９０を有する。比較器９０は。

カウンタデータが、クリッピングデータＣを越えたとき
、（ＣＬＯＣＫ＞Ｃ）信号を発生する。

尚、カウンタデータは、カウンタ３６から入力されるク
ロックパルス計数値入力ＣＴＲであり、クリッピングデ
ータＣは、表示制御器２４からのロード信号に応答して
比較器９０に読込まれたＶＲＳメモリ２６からのデータ
である。ＶＨＳメモリ２６に記憶される前に表示制御器
２４によってデータＣワードに付加されたＣＬＩ　ＦＡ
ＬＬビットは、Ｄ−ＦＦ９２のＣ入力端に入力される。

ＦＦ９２（７）Ｑ出力、比較器９０（７）（ＣＬＯＣＲ
＞Ｃ）出力、及び表示制御器２４からのスタート信号は
、ＡＮＤゲート９４の入力端に入力され、その出力はｎ
個のＡＮＤゲート９６の各々の一方の入力端に入力され
る。各ＡＮＤゲート９６の他方の入力端には優先回路３
８からの色データの各ビットが入力される。

走査が、５１２ピクセルの高さのＶＨ３表示領域の下端
より上のピクセルレベルに達し、データＣワードを越え
ると、比較器９０の出力が能動状態になり、スタート信
号が能動状態であれば、ＡＮＤゲート９４をオンにし、
且つ、ＡＮＤゲート９６をイネーブルする。そこで、Ａ
ＮＤゲート９６は、優先回路３８から延びているビデオ
入力バス上の色データを、ＡＮＤゲート５１につながる
ビデオ出力バス５０上に出力する。ＣＬＩＰＡＬＬビッ
トがセットされていれば、ＦＦ９２のＱ出力は、ＦＦ９
２のブロック入力端に印加される制御線４６上のロード
信号によって低レベルになり、ＡＮＤ−ゲート９４．９
６がディスエーブルされる。したがって、色データのビ
デオ出力バス５０への出力が禁止される。この場合、全
垂直走査線が削除される。このような動作は、表示され
る波形がスクリーン全体を満たさない場合に、表示制御
器２４により、スクリーンの選択部分を空白にするのに
利用できる。

再び第６図を参照すると、表示制御器２４からＶＲＳカ
ウンタ３６にモード制御信号を発生し、カウンタ３６に
“スプリットスクリーン”モードを行なわせるようにす
ることができる。このモードでは、カウンタ３６は、計
数値が２５６ピクセルに達したとき３２クロツクパルス
だけ計数を休止し、その後計数を再開して５１２まで続
行させる。この手法によって、ＶＨ３表示領域を２分し
、その２つのＶＨ５表示領域の間に、ビットマツプ図形
及びテキスト表示用として、３２ピクセルの高さのグラ
フィック専用領域を設けることができる。

第１１図は、第７図のＶＨＳ波形レジスタ３４、及び、
第１０図のクリッピング回路４０に用いた比較器６０．
６２及び９０を詳細に示したブロック図である。これら
の比較器へのデータＡ、Ｂ、または、Ｃ入力は、ランチ
９８の入力端に印加され（データＸで示す）、比較器が
表示制御器２４からロード信号を受けたとき、ラッチさ
れる。

ラッチ９８の出力は一致比較器１００のＣ入力端に入力
され、この−数比較器１００のＣ入力端には現在のクロ
ックパルス計数値ＣＴＲデータが入力される。比較器１
００のＣ及びＣ入力端への入力の大きさが等しいとき、
比較器１００はＮＡＮＤゲート１０２の一方の入力端に
低（真）出力信号を加える。ＮＡＮＤゲート１０２の出
力はＤ−ＦＦ１０４のＣ入力端に印加され、そのＱ出力
はＮＡＮＤゲート１０２の他方の入力端に入力される。

ＦＦ１０４のクロック入力端には表示制御器２４からの
クロック信号が印加され、す゛セット入力端Ｒには初期
化信号が印加される。

表示制御器２４から初期化信号が発生すると、ＦＦ１０
４はリセットされ、そのＱ出力は高になる。クロックパ
ルス計数値ＣＴＲが比較器１００の入力データＸの大き
さに達するまで、一致比較器１００の出力は高のままで
あり、ＮＡＮＤゲート１０２の出力は低にとどまる。計
数値ＣＴＲと入力データＸとが一致すると、比較器１０
０の出力は低にとどまる。計数値カウンタＲと入力デー
タＸとが一致すると、比較器１００の出力は低になり、
ＮＡＮＤゲート１０２の出力は高になる。

次のクロックパルスでＦＦ１０４はセットされ、Ｑ出力
が低になる。よって、ＦＦ１０４が初期化信号でリセッ
トされるまでＮＡＮＤゲート１０２の出力が再び高にな
るのが阻止される。（ＣＬＯＣＲ＞Ｘ）信号はＦＦ１０
４（７）Ｑ出力端に発生し、（ＣＬＯＣＫ＝Ｘ）信号は
、一致比較器１００の出力を反転する反転器１０６によ
り発生される。

以上、本発明の好適実施例について説明したが１本発明
の要旨を逸脱することなく種々の変形・変更を行ない得
ることは当業者には明らかである０例えば、同時にサン
プリングする波形数、色ビット数、表示領域のピクセル
高さ等は用途に応じて変更し得る。

［効果］ 本発明によれば、記憶した波形サンプルデータ対を、垂
直ラスタ走査制御器１２により垂直ラスタ走査ＣＲＴ駆
動器３０の制御に適したビデオ出力信号に変換するよう
にしたので、迅速な表示更新が可能であり、更に、サン
プリング波形像の半永久的記憶を可能にした。波形を構
成するピクセルを選択した色で付勢し、他のピクセルを
背景色で付勢するので、コントラストの良好な波形表示
が得られる。更に、複数チャンネルの波形に異なる色を
割り当てれば、波形を重ねて表示しても各波形間の区別
が容易に行なえる。また、従来のビットマツプ回路３２
と共に用いることにより、波形像の表示更新の迅速性を
劣化させることなく。

スクリーン上にビットマツプ化された図形を表示するこ
とができる。

【図面の簡単な説明】

第１図は本発明による波形表示装置のブロック図、第２
図は第１図の装置によってサンプリングされる代表的波
形図、第３図は第２図の波形のデジタル変換を説明する
ための説明図、第４図は第２図の波形を第１図の装置に
表示した場合の波形図、第５図は第１図のＣＲＴ管面の
種々の表示領域を示す説明図、第６図は第１図の垂直ラ
スタ走査制御器１２のブロック図、第７図は第６図の波
形レジスタ３４のブロック図、第８図は第７図の組合せ
論理回路６６のブロック図、第９図は第６図の優先順位
制御回路３８のブロック図、第１Ｏ図は第６図のクリッ
ピング回路４０のブロック図、第１１図は第７図及び第
１０図の比較器６０．６２．９０のブロック図である。 図中、１２はＶＨ５制御器、１４はデジタイザ、１８は
波形メモリ、２２はＣＲＴ、２４は表示制御器、２６は
ＶＲＳメモリ、３２はビットマツプ回路を示す。

Claims (1)

【特許請求の範囲】
1. 入力信号をサンプリング・デジタル変換して波形データ
   を得て、この波形データにしたがつて各サンプリング区
   間で波形を構成するピクセルを定め、陰極線管のビーム
   を垂直ラスタ走査して上記波形を構成するピクセルを選
   択した色で付勢すると共に、他のピクセルを背景色で付
   勢するようにしたことを特徴とする波形表示装置。