JPH077252B2

JPH077252B2 - カーソル発生装置

Info

Publication number: JPH077252B2
Application number: JP2107765A
Authority: JP
Inventors: 渉庄司; 大介田渕; 一郎中島
Original assignee: Dainichi KK
Current assignee: Dainichi KK
Priority date: 1990-04-24
Filing date: 1990-04-24
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: EP0454065A2; US5196837A; CS114191A3; JPH046597A; EP0454065A3

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、コンピュータグラフィックスに適用されるカ
ーソル発生装置に関する。

（従来の技術）コンピュータグラフィックスの装置は一般に、表示スク
リーンの各画素に各ビットが対応するようなグラフィッ
クスデータが格納された画像メモリを備え、この画像メ
モリからラスタ方式でグラフィックスデータを読み出し
ビデオ信号に変換してディスプレイ装置に供給すること
によりディスプレイを実現する。

従来、画像のディスプレイに重ねてカーソルの表示を行
う場合、カーソルを描くためのグラフィックスデータ
（以下、カーソルデータという）をホストコンピュータ
で生成して、このカーソルデータを画像メモリ内に元か
ら存在するグラフィックスデータに重ねて画像メモリに
書き込んでいる。カーソルを移動させる場合には、画像
メモリ内から旧いカーソルデータを消去して、新たなカ
ーソル装置に対応するカーソルデータを生成し直し、そ
の新たなカーソルデータを画像メモリに書き込むという
処理を繰り返す。

（発明が解決しようとする課題）この従来技術によれば、カーソルを高速かつスムーズに
移動させることが難しい。カーソルデータの生成及び画
像メモリへの書き込みに時間がかかるからである。その
ため、例えばマウスによりカーソル位置をコントロール
するようにしたシステムでは、マウスを高速に動かす
と、マウスの動きにカーソルがスムーズに追従できなく
なり、カーソルがスキップするように移動するという不
具合が生じる。

従って、本発明の目的は、カーソルを高速かつスムーズ
に移動させることのできるカーソル発生装置を提供する
ことにある。

〔発明の構成〕

（課題を解決するための手段）本発明は、コンピュータグラフィックスにおいて、ディ
スプレイ装置にシリアルに供給されてその表示スクリー
ンにカーソルを描くためのカーソルデータを発生するカ
ーソル発生装置において、ホストコンピュータから前記
カーソルの表示スクリーンにおける始点と終点を示す情
報を受けて保持するレジスタ手段と、表示画面の走査線
を所定画素数毎のブロックに分けた場合における、走査
の行われているブロックの番号を、走査のタイミングに
関連する信号に基づいてカウントするカウント手段と、
このカウント手段から出力される前記ブロックの番号
と、前記レジスタ手段内の始点及び終点を示す情報に含
まれる始点及び終点の属する特定のブロックの番号とを
比較して、比較結果に対応する始点タイミング信号及び
終点タイミング信号を発生する比較手段と、前記始点タ
イミング信号及び終点タイミング信号に基づいて幅タイ
ミング信号を生成する手段と、前記レジスタ手段内の始
点及び終点を示す情報に含まれる、前記特定のブロック
内における始点及び終点の画素番号と、前記始点タイミ
ング信号及び終点タイミング信号と、前記幅タイミング
信号とをアドレスデータとして受けて、予めプログラム
されている所定ビット数のカーソルデータのパターン群
中から一つのパターンををパラレルに読み出すカーソル
データメモリ手段と、このカーソルデータメモリ手段か
らパラレルに読み出されたカーソルデータのパターンを
シリアルデータに変換するシフトレジスタ手段とを有す
るカーソル発生装置を提供する。

（作用）本発明の装置は、ホストコンピュータからのカーソルの
始点と終点を示す情報を受けると、これに基づいて始点
タイミング信号、終点タイミング信号及び幅タイミング
信号を発生する。これらの信号と、上記始点と終点を示
す情報の一部分とがカーソルデータメモリ手段にアドレ
スデータとして加えられる。カーソルデータメモリ手段
は、予め所定ビット数のカーソルデータのパターン群が
プログラムされており、その群中からアドレスデータに
対応する一つのパターンを読み出す。この読み出された
パターンはシフトレジスタ手段によりシリアルなカーソ
ルデータに変換される。

（実施例）第１図は本発明に係るカーソル発生装置の好適な一実施
例を備えたコンピュータグラフィックス装置の全体構成
を示す。

このコンピュータグラフィッス装置は、ホストコンピュ
ータ１、ディスプレイ制御装置３、画像メモリ５、CRT7
及表示信号生成装置９とを有し、本発明のカーソル発生
装置は表示信号生成装置９に内蔵される。

この実施例では、CRT7の表示スクリーンは第２図に示す
ように、画像を表示するための表示領域36と、その外側
に余白を設けるためのブランク領域37とから構成され
る。この明細書では水平走査線の表示領域36に属する区
間を表示区間と呼ぶ。この表示区間の画素数は1120ドッ
トである。

画像メモリ５は例えば32MのDRAMである。この画像メモ
リ５内には、表示スクリーンの表示領域36と１対１に対
応するディスプレイ領域と呼ばれる領域が、ホストコン
ピュータ１により予め指定された場所に設けられる。こ
のディスプレイ領域に蓄えられるグラフィックデータの
各ビットは、表示領域36内の各画素に１対１に対応す
る。このビットの「１」は対応する画素の黒色を表し、
「０」は白色を表す。また、ディスプレイ領域のＹアド
レスは、表示領域36内の水平走査線の番号に対応する。

ディスプレイ制御装置３は、主として、画像メモリ５に
グラフィックスデータを書き込むこと、画像メモリ中の
任意の領域からグラフィックスデータを読出しディスプ
レイ領域に書き込むこと、及びディスプレイ領域からグ
ラフィックスデータを読出しビデオ信号生成装置９に入
力させることの３つの機能を行う。

最初、ディスプレイ制御装置３は、ホストコンピュータ
１からデータバス11を通じて或る画像の全体のグラフィ
ック情報を与えられると共に、コントロールバス13を通
じて画像メモリ５に書き込むための制御情報を与えられ
る。すると、ディスプレイ制御装置３はアドレスバス17
を通じて画像メモリ５の特定のロケーションをアドレス
して、ホストコンピュータ１からのグラフィック情報に
対応するグラフィックスデータをデータバス15を通じて
画像メモリ５に書き込む。これにより、上記画像全体の
グラフィックスデータが画像メモリ５に格納される。通
常、この動作は最初に１回だけ行われる。

この後、ディスプレイ制御装置３はホストコンピュータ
１から、画像メモリ５に格納された画像全体中の或る特
定の領域を表示するために、その特定の領域を指定する
命令情報を受ける。すると、ディスプレイ制御装置３は
その指定された特定の領域のグラフィックスデータを画
像メモリ５から読み出し、これをディスプレイ領域に書
き込む。この動作は、例えばスクロールや拡大縮小等の
ように、表示される領域の変更を行う必要が生じる度に
繰り返される。

このディスプレイ制御装置３は絶えず画像メモリ５のデ
ィスプレイ領域のアドレスを走査して、走査順にディス
プレイ領域内のグラフィックスデータを読み出し、これ
を表示信号生成装置９に送る。このディスプレイ領域か
ら読出されるグラフィックスデータは32ビットのパラレ
ルデータであるが、これは表示信号生成装置９内でシリ
アルデータに変換される。

表示信号生成装置９は、画像メモリ５のディスプレイ領
域から読出された32ビットのグラフィックスデータを受
けこれをシリアルデータに変換するデータ変換部と、カ
ーソルを表示するためのカーソルデータ及びブランク領
域37を形成するためのブラク信号を発生するカーソル・
ブランク発生部と、これらデータ変換部及びカーソル・
ブランク発生部からのデータを受けて最終的なグラフィ
ックスデータを生成しこれをビデオ信号に変換してCRT7
へ出力するビデオ信号生成部との３つの部分に大別でき
る。

データ変換部は、画像メモリ５から受信した32ビットの
パラレルグラフィックスデータを４ビットのパラレルデ
ータに変換する前置変換回路21と、この前置変換回路21
からの４ビットデータをシリアルなグラフィックスデー
タに変換するシフトレジスタ23とから構成される。この
シフトレジスタ23と同構成のシフトレジスタ25がカーソ
ル・ブランク発生部の最終段にも設けられる。このシフ
トレジスタ25は、その前段のロジック回路27からカーソ
ルを表示するための４ビットのパラレルカーソルデータ
を受け、これをシリアルなカーソルデータに変換し出力
する。これらシフトレジスタ23、25は、表示スクリーン
での各ドットの走査タイミングを決める48MHzのドット
ロック（DOTCLK）に同期してグラフィックスデータ及び
カーソルデータの各ビットを出力する。これらシフトレ
ジスタ23、25から出力されたグラフィックスデータ及び
カーソルデータはオアゲート29に入力され、両データの
オア信号が最終的なグラフィックスデータとして出力さ
れる。ビデオ信号生成回路31はこの最終的なグラフィッ
クスデータを受けてアナログのビデオ信号に変換する。

ビデオ信号生成回路31は、また、ブランク生成回路59か
らのブランク信号（▲▼）も受ける。このブ
ランク信号は表示スクリーンのブランク領域37が走査さ
れている期間は論理値「０」にされ、表示領域36が走査
されている期間は論理値「１」にされる。ビデオ信号生
成回路31は、ブランク信号が「０」の時はブランクを表
示するためのビデオ信号をCRT7に出力し、ブランク信号
が「１」の時は上記最終的なグラフィックスデータから
変換したビデオ信号をCRT7に出力する。その結果、CRT7
の表示スクリーンには、そのブランク領域37にはブラン
クが表示され、また表示領域36には画像メモリ５内のデ
ィスプレイ領域から読み出した画像にカーソルを重ね合
わせた画像が表示される。

次に、カーソル・ブランク発生部について詳細に説明す
る。

まず、この実施例が発生するカーソルのタイプを第２図
を参照して簡単に説明する。カーソルのタイプは２タイ
プあり、その一つは図示のような表示スクリーンを水平
に貫く水平カーソル33と垂直に貫く水平カーソル35とか
ら成るクロスヘアカーソルであり、もう一つは水平及び
垂直カーソル33、35のクラス点のみ表示するタイプであ
る。また、カーソルの位置は、ホストコンピュータ１に
付属するマウス（図示省略）によりコントロールされ
る。

以下、第１図を参照して、カーソル・ブランク発生部の
構成を説明する。

ホストコンピュータ１のデータバス11にON/OFF・OR/AND
レジスタ39が接続されている。このON/OFF・OR/ANDレジ
スタ39には、最初に、ホストコンピュータ１から２ビッ
トのデータがセットされ、この２ビットデータはカーソ
ルデータを発生するためのロジック回路27に加えられ
る。このデータの１ビット目はカーソルを表示するか否
かを選択するためのON/▲▼信号として、また２
ビット目はカーソルのタイプを選択するためのAND/
▼信号として用いられる。

ホストコンピュータ１のデータバス11には更に、水平カ
ーソル信号生成回路41内の始点レジスタ43と終点レジス
タ45並びに垂直カーソル始点レジスタ47及び垂直カーソ
ル終点レジスタ49が接続されている。これらのレジスタ
43、45、47、49には、随時、ホストコンピュータ１から
水平カーソル及び垂直カーソルの始点及び終点のデータ
が書き込まれる。この始点及び終点データの書き込みは
マウスが作動してるとき所定周期で繰り返される。即
ち、ホストコンピュータ１は絶えずマウスからの位置情
報を監視し、この位置情報に対応する表示スクリーン内
の特定位置と垂直及び水平カーソルのクロス点の中心位
置とが一致するよう、水平カーソルの始点及び終点並び
に垂直カーソルの始点及び終点を演算し、それらのデー
タを上記レジスタ43、45、47、49に書き込む。水平カー
ソルの始点及び終点は、表示スクリーンの表示領域36の
上端から数えた走査線の番号で表現され、垂直カーソル
の始点及び終点は、表示区間の左端から数えたドットの
番号で表現される。水平及び垂直カーソルの始点及び終
点の演算では、予めユーザからホストコンピュータ１に
与えられている水平及び垂直カーソルの幅も考慮され
る。即ち、幅がｎドットである場合、終点データは始点
データにｎ−１を加えた値となる。

ホストコンピュータ１のコントロールバス13にはレジス
タコントローラ51が接続されている。このレジスタコン
トローラ51は、上記各レジスタ39、43、45、47、49へ始
点又は終点データを書き込みむための制御情報をホスト
コンピュータ１から受けて、各レジスタの書き込み動作
をコントロールする。

水平カーソル信号生成回路41は、始点レジスタ43及び終
点レジスタ45内の水平カーソルの始点及び終点データ
（走査線番号）と、ディスプレイ制御装置３から与えら
れる画像メモリ５の読み出しが行われているＹアドレス
（走査線番号）とを比較し、そのＹアドレスが始点から
終点までの範囲内にあれば、水平カーソルを表示するた
めの論理レベル「１」の水平カーソル信号Ｙを出力す
る。この水平カーソル信号Ｙはロジック回路27に入力さ
れる。

レジスタ47、49にセットされている垂直カーソルの始点
データ及び終点データはそれぞれ11ビットのデータで、
それにより表示区間の１ドット目から1120ドット目まで
を表すことができる。この始点及び終点を示す11ビット
データは上位９ビットと下位２ビットとに分離され、上
位９ビットは始点及び終点コンパレータ53、55に導かれ
てカウンタ57からの９ビットデータと比較される。この
始点及び終点データの上位９ビットは、表示区間を４ド
ット毎のブロックに分け左端から順に各ブロックに番号
を付した場合における、始点及び終点がそれぞれ属する
ブロック（以下、始点ブロック及び終点ブロックとい
う）のブロック番号を表している。一方、始点及び終点
データの下位２ビットは、始点ブロック及び終点ブロッ
ク内における始点及び終点の左から数えたドット番号を
表している。

カウンタ57は、ブランク発生回路59からのブランク信号
（▲▼）が論理レベル「１」である間、つま
り表示スクリーンの水平走査の位置が表示区間内にある
間だけ作動して、カウントコントローラ61を通過して来
る12MHzのロードクロック（LDCLK）をカウントする。カ
ウントコントローラ61は、ディスプレイ制御装置３から
水平走査開始タイミング信号を受けて、各水平走査期間
の間だけロードクロックを通過させる。このロードクロ
ックは12MHzであるから、その周期は48MHzのドットクロ
ックの４倍である。従って、カウンタ57のカウント値の
意味するところは、表示区間を４ドット毎のブロックに
分割した場合における、水平走査されているドットが属
するブロック（以下、走査ブロックと呼ぶ）のブロック
番号である。

始点及び終点コンパレータ53、55は、カウンタ57からの
走査ブロックの番号と、レジスタ47、49からの始点ブロ
ック及び終点ブロックの番号とを比較し、一致を得たと
き、論理レベル「０」の始点タイミング信号及び終点タ
イミング信号をそれぞれ発生する。これら始点及び終点
タイミング信号は幅信号生成回路63に入力される。この
幅信号生成回路63は、始点タイミング信号を受けてか
ら、終点タイミング信号を受けるまでの間、論理レベル
「１」の幅タイミング信号を発生する。

始点データの下位２ビット、終点データの下位２ビッ
ト、始点タイミング信号、終点タイミング信号及び幅タ
イミング信号は、垂直カーソルデータメモリ65のアドレ
ス入力端子に加えられる。即ち、始点データの下位２ビ
ットはアドレスの１及び２ビット目A0、A1として、終点
データの下位２ビットは３及び４ビット目A2、A3とし
て、始点タイミング信号は５ビット目A4として、終点タ
イミング信号は６ビット目A5そして、また幅タイミング
信号は７ビット目A6としてそれぞれ垂直カーソルデータ
メモリ65に加えられる。尚、アドレスの８ビット目A7は
論理レベル「０」に固定される。

垂直カーソルデータメモリ６は例えばPROMであって、こ
れには予め第１表に示すような垂直カーソルデータＡ〜
Ｄの４ビットパターン群がプログラムされている。従っ
て、このメモリ６からは、これに与えられるアドレスA0
〜A7のパターンに対応した特定の垂直カーソルデータＡ
〜Ｄのパターンが読出され、パラレルにロジック回路27
に入力される。

ロジック回路27は、水平カーソル信号Ｙと垂直カーソル
データＡ〜Ｄとに対して、 ON/OFF信号及びOR/AND信号により決定される論理演算を
施し、４ビットのカーソルデータＡ′〜Ｄ′を生成す
る。その具体的な回路例は第３図に示されている。同図
より明らかなように、ON/OFF信号が「０」の場合は、水
平カーソル信号Ｙ及び垂直カーソルデータＡ〜Ｄは無視
され、常に「0000」のカーソルデータＡ′〜Ｄ′が生成
される。結果として、カーソルは表示されないことにな
る。カーソルが表示されるのはON/OFF信号が「１」の場
合である。この場合は、OR/AND信号が「１」ならば、垂
直カーソルデータＡ〜Ｄと水平カーソル信号Ｙとの論理
和信号が、またOR/AND信号が「０」ならば論理積信号が
それぞれカーソルデータＡ′〜Ｄ′とされる。結果とし
て、論理和信号の場合はクロスヘアカーソルが、また論
理積信号の場合はクロス点だけのカーソルが表示される
ことになる。

ところで、ロジック回路27により最終的に決定されるカ
ーソルデータＡ′〜Ｄ′の４ビットパターンは、これに
対応する表示スクリーン内の特定の４ドットブロックの
白黒パターンを表現している。従って、カーソルデータ
Ａ′〜Ｄ′のパターンを決定することは、そのカーソル
データＡ′〜Ｄ′に対応する４ドットブロックがどのよ
うな白黒パターンをとるべきかを予め決定することを意
味する。このパターンの決定は水平カーソルに関する限
りは容易である。水平カーソルの始点と終点間の水平走
査の期間中、単に「1111」のパターンを発生し続ければ
よいからである。この水平カーソルに関するパターンの
決定は、既に説明したように、この実施例では水平カー
ソル信号生成回路41が行なう。一方、垂直カーソルに関
するパターンの決定はこのように単純ではない。垂直カ
ーソルの始点及び終点と、白黒パターンを決定しようと
する４ドットブロックとの相互の位置関係に応じて「00
00」から「1111」まであらゆるパターンのバリエーショ
ンが存在するからである。従来技術では、ホストコンピ
ュータが演算によりこのパターン決定を行っているため
時間がかかり、これが高速かつスムーズなカーソル移動
を困難にする一つの原因であった。これに対し、この実
施例では、垂直カーソルデータメモリ65の採用によって
この問題を解決している。

以下、垂直カーソルデータメモリ65の作用を第４図から
第７図を参照して具体的に説明する。

第４図は、例えば３ドット幅の垂直カーソルを表示する
場合の垂直カーソルデータメモリ65の動作を説明するタ
イムチャートである。同図（Ａ）は表示スクリーン内の
水平走査線を構成する画素列を示している。この図の例
では、この画素列中の特定の４ドットブロックB2内の右
側３画素が垂直カーソルの表示位置となっている。この
場合には、同図（Ｂ）に示すようなアドレスデータA0〜
A6が垂直カーソルデータメモリ65に加えられることにな
る。すなわち、始点がブロックB2内の２番目のドットで
あるから、A0、A1は「１」、「０」である。また、終点
がブロックB2内の４番目のドットであるから、A2、A3は
「１」、「１」である。そして、始点、終点及び幅タイ
ミング信号A4〜A6は、LDCLK（12MHz）のブロックB2に対
応するサイクルの間、それぞれ「０」、「０」および
「１」となる。このアドレスデータA0〜A6のパターンは
第１表に16進数で示す4Dhであり、よって第４図（Ｃ）
に示されるようなパターンの垂直カーソルデータＡ〜Ｄ
が読出される。この読出された垂直カーソルデータＡ〜
Ｄは、まさに第４図（Ａ）のドットパターンを表示スク
リーンに描かせるものである。

第５図は、第４図の状態からカーソル幅が右へ１ドット
増加した場合のタイムチャートである。この場合、アド
レスデータA0〜A6は第４図のパターンから次のように変
化する。即ち、終点がブロックB3の１番目のドットへ移
るため、A2、A3が「０」、「０」に変わる。また、終点
タイミング信号A5が「０」となるサイクルが、ブロック
B3のサイクルへ移る。さらに、ブロックB2のサイクルか
らB3のサイクルの間、幅タイミング信号A6が「１」とな
る。従って、アドレスデータA0〜A6のパターンは、ブロ
ックB2のサイクルでは第１表に示す61hであり、ブロッ
クB3のサイクルでは51hである。その結果、第５図
（Ｃ）に示すようなパターンの垂直カーソルデータＡ〜
Ｄが各サイクルで読出されることになり、これらのパタ
ーンはまさに第５図（Ａ）のドットパターンを描かせる
ものである。

第６図は、第４図の状態からカーソル幅が左へ１ドット
増加した場合について、読出された結果だけを示したも
のである。同図（Ｂ）に示す読出されたカーソルデータ
Ａ〜Ｄのパターンは、まさに同図（Ａ）のドットパター
ンを描かせるものであることが明らかに分かる。

第７図は第４図の状態からカーソルが右へ１ドット移動
した場合のタイムチャートを示す。この場合のアドレス
データA0〜A6のパターンは、ブロックB2のサイクルでは
第１表に示す62hであり、ブロックB3のサイクルでは52h
である。その結果、第６図（Ｃ）に示すようなパターン
の垂直カーソルデータＡ〜Ｄが各サイクルで読出され
る。これらのパターンはまさに第７図（Ａ）のドットパ
ターンを描かせるものである。

第８図は、第４図の状態から左に１ドットカーソルが移
動した場合の結果を示すもので、カーソルデータＡ〜Ｄ
のパターンが変化してカーソル移動を実現していく様子
が明確に分かる。

以上、幾つかの例を挙げたが、これ以外に垂直カーソル
の幅及び表示位置がどのように変化した場合であって
も、それに対応する垂直カーソルデータＡ〜Ｄのパター
ンが垂直カーソルデータメモリ65から自動的に読出され
る。その場合、ホストコンピュータ１は単にマウスから
の位置情報に基づいて水平及び垂直カーソルの始点と終
点とを決定するだけでよい。従って、カーソルデータの
パターン決定が非常に高速に行える。

また、カーソルデータを４ビットのパラレルデータとし
て生成して、最終段階でこれをシリアルデータに変換し
ているため、カーソルデータの生成処理は最終的なタイ
ミングを定めるDOTCLKの４分の１の低速度のLDCLKに同
期して行える。このことも、高速度にカーソル発生させ
得る一つの要因である。

以上、本発明の好適な一実施例を説明したが、本発明は
この実施例にのみ限定されるものではない。たとえば、
カーソルデータは４ビットよりもビット数の多い又は少
ないパラレルデータとして生成してもよい。また、上記
実施例では、モノクロのディスプレイを行うことを前提
に説明をしたが、カラーディスプレイにも本発明は当然
に適用できる。さらに、本発明の要旨を逸脱しない範囲
内で、当業者は種々の変形を行うことが可能である、そ
れらの変形態様も本発明に含まれるものである。

〔発明の効果〕

以上説明したように、本発明によれば、ホストコンピュ
ータはカーソルの始点と終点のみを決定するだけで済む
ようにし、かつカーソルデータを画像メモリに書き込む
必要を無くし、さらにパラレルデータの形でカーソルデ
ータを処理することにより相対的に遅いクロックに同期
して処理を行えるようにしたので、非常に高速でカーソ
ルデータの発生が可能となり、高速かつスムーズなカー
ソルの移動が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係るカーソル発生装置を備
えたコンピュータグラフィック装置の全体構成を示すブ
ロック線図、第２図は第１図の装置により描かれるカー
ソルを示す図、第３図は第１図の装置のロジック回路の
回路図、第４図〜第８図は第１図の装置の垂直カーソル
データメモリの作用を説明するためのタイムチャートで
ある。１……ホストコンピュータ、５……画像メモリ、７……
CRT、９……表示信号生成装置、23,25……シフトレジス
タ、27……ロジック回路、29……オアゲート、31……ビ
デオ信号生成回路、33……水平カーソル、35……垂直カ
ーソル、39……ON/OFF・OR/ANDレジスタ、41……水平カ
ーソル信号生成装置、47……垂直カーソル始点レジス
タ、49……垂直カーソル終点レジスタ、53、55、58……
コンパレータ、57……カウンタ、59……ブランク発生回
路、61……カウントコントローラ、63……幅信号生成回
路、65……垂直カーソルデータメモリ。

Claims

【特許請求の範囲】

【請求項１】コンピュータグラフィックスにおいて、デ
ィスプレイ装置にシリアルに供給されてその表示スクリ
ーンにカーソルを描くためのカーソルデータを発生する
カーソル発生装置において、ホストコンピュータから前記カーソルの表示スクリーン
における始点と終点を示す情報を受けて保持するレジス
タ手段と、表示画面の走査線を所定画素数毎のブロックに分けた場
合における、走査の行われているブロックの番号を、走
査のタイミングに関連する信号に基づいてカウントする
カウント手段と、このカウント手段から出力される前記ブロックの番号
と、前記レジスタ手段内の始点及び終点を示す情報に含
まれる始点及び終点の属する特定のブロックの番号とを
比較して、比較結果に対応する始点タイミング信号及び
終点タイミング信号を発生する比較手段と、前記始点タイミング信号及び終点タイミング信号に基づ
いて幅タイミング信号を生成する手段と、前記レジスタ手段内の始点及び終点を示す情報に含まれ
る、前記特定のブロック内における始点及び終点の画素
番号と、前記始点タイミング信号及び終点タイミング信
号と、前記幅タイミング信号とをアドレスデータとして
受けて、予めプログラムされている所定ビット数のカー
ソルデータのパターン群中から一つのパターンをパラレ
ルに読み出すカーソルデータメモリ手段と、このカーソルデータメモリ手段からパラレルに読み出さ
れたカーソルデータのパターンをシリアルデータに変換
するシフトレジスタ手段とを有するカーソル発生装置。