JP2906406B2 - 表示制御回路 - Google Patents
表示制御回路Info
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- JP2906406B2 JP2906406B2 JP62274034A JP27403487A JP2906406B2 JP 2906406 B2 JP2906406 B2 JP 2906406B2 JP 62274034 A JP62274034 A JP 62274034A JP 27403487 A JP27403487 A JP 27403487A JP 2906406 B2 JP2906406 B2 JP 2906406B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は表示制御回路に関する。
〔発明の概要〕
この発明は、例えばパーソナルコンピュータの表示制
御回路において、表示用メモリの制御回路にオフセット
回路を設けることにより、スムーズな水平スクロールが
できるようにしたものである。 〔従来の技術〕 MSX2規格のパーソナルコンピュータにおいては、画面
の表示制御用としてVDP（ビデオ・ディスプレイ・プロ
セッサ。IC名:V−9938）と呼ばれる専用のICが使用され
ている。 このVDPは、CPUからは一種のインターフェース回路と
みなされるものであり、CPUから見てVDPの外側に表示用
メモリが接続される。そして、CPUがVDPに対して、表示
データ及びその表示アドレス（表示用メモリのアドレ
ス）を供給すると、表示用メモリの該当するアドレスに
その表示データが書き込まれる。 また、画面表示サイクル期間には、VDPにより、表示
用メモリのアドレスのうち、CRTディスプレイの垂直及
び水平走査位置に対応したアドレスから表示データが読
み出され、これがVDPを通じてCRTディスプレイに供給さ
れて表示用メモリの内容が画像として表示される。 〔発明が解決しようとする問題点〕 ところが、このVDPでは、垂直方向のスクロールはス
ムーズに実行できるが、水平方向のスクロールは実行で
きない。 このため、水平方向のスクロールを必要とする場合に
は、ソフトウエアにより行うことになるが、そうする
と、 i.ソフトウエアの負担が大きく、全体の処理が遅くな
る。 ii.スムーズな水平スクロールができない。 iii.画面の書き換え動作が目に見える。 などの問題を生じてしまう。 そこで、通常は画面の切り換えにより水平スクロール
を実現しているが、この場合には、ぎこちない水平スク
ロールとなってしまう。 この発明は、以上のような問題点を一掃しようとする
ものである。 〔問題点を解決するための手段〕 この発明の表示制御回路は、水平方向のアドレス数が
2n（ｎは正の整数）番地である表示用メモリと、この表
示用メモリに対する表示データのアクセスを制御する制
御回路と、加算回路と、ラッチとを有し、上記制御回路
からは画面表示サイクルを示すタイミング信号が出力さ
れ、このタイミング信号が上記画面表示サイクルを示し
ていないとき、上記制御回路から上記表示用メモリに表
示データ及びその書き込みアドレス信号が供給されて上
記表示用メモリのアドレスのうち上記書き込みアドレス
信号の示すアドレスに上記表示データが書き込まれ、上
記タイミング信号が上記画面表示サイクルを示している
とき、上記制御回路から上記表示用メモリに読み出しア
ドレス信号が供給されるとともに、上記加算回路により
上記読み出しアドレス信号に上記ラッチにラッチされて
いるオフセットデータが加算されて上記表示用メモリの
アドレスのうち、上記オフセットデータの加算された読
み出しアドレス信号の示すアドレスから、水平方向表示
画素数に対応して、オフセットデータの加算された読み
出しアドレス信号の示すアドレスから最大アドレスまで
及び水平方向の最小アドレスから読み出し終了アドレス
までの表示データが読み出され、この読み出された表示
データが表示用のビデオ信号として取り出されるもので
ある。 〔作用〕 CPUが水平スクロールのデータを出力するだけで水平
スクロールが行われる。 〔実施例〕 第１図は、MSX2規格のパーソナルコンピュータの場合
を示し、（１）はCPU、この例においてはZ80A（または
相当品）、（２）はBASICインタープリタ及びモニタプ
ログラムの書き込まれているROM、（３）はユーザーエ
リア用及びワークエリア用のRAM、（４）はフルキーボ
ードで、これらメモリ（２），（３）及びキーボード
（４）はシステムバス（５）を通じてCPU（１）に接続
されている。 また、（６）は上述したVDP、（７）は表示用メモリ
で、このメモリ（７）は１バイト×64K番地の容量とさ
れている。 第２図は、このメモリ（７）のアドレスと表示画面と
の対応関係を示すもので、この図においては、表示モー
ドが256画素（水平）×212画素（垂直）の場合であり、
同図中の数値は、メモリ（７）のアドレスを16進値で示
したものである。 すなわち、メモリ（７）は、その１番地が１つの画素
に対応するとともに、メモリ（７）のアドレスの下位８
ビットA7〜A0が、画素の水平座標に対応し、メモリ
（７）のアドレスの上位８ビットA15〜A8が画素の垂直
座標に対応する。また、メモリ（７）は、第２図に示す
ように、0000〜D3FF番地までが、１番地につき１バイト
のデータ容量とされるともに、その１バイトは、上位３
ビットb7〜b5、中位３ビットb4〜b2、下位２ビットb1、
b0が、対応する画素の緑、赤、青のレベル（輝度）をそ
れぞれ示す表示データDSPDである。なお、メモリ（７）
の第２図で示されないD400〜FFFF番地は使用されない。 そして、メモリ（７）はVDP（６）を通じてシステム
バス（５）に接続されるとともに、VDP（６）にカラーC
RTディスプレイ（９）が接続される。 さらに、（11）は16ビットのデータセレクタ、（12）
は８ビットの加算回路、（13）は８ビットのラッチを示
し、セレクタ（11）は、入力端子A,B,出力端子Ｙ、セレ
クタ端子Ｓを有し、Ｓ＝“L"のときＹ＝Ａ、Ｓ＝“H"の
ときＹ＝Ｂとなるものである。 そして、VDP（６）から16ビットのアドレス信号ADRS
が取り出され、この信号ADRSがセレクタ（11）の端子Ａ
に供給されるとともに、信号ADRSの上位８ビットAD15〜
AD8がセレクタ（11）の端子Ｂに供給され、下位８ビッ
トAD7〜AD0が加算回路（12）に供給され、その加算出力
がセレクタ（11）の端子Ｂに供給され、セレクタ（11）
の出力がメモリ（７）のアドレス端子A15〜A0に供給さ
れる。また、メモリ（７）に表示データを書き込むとき
に“L"となる画面表示サイクル信号VDSがVDP（６）から
取り出され、この信号VDSがセレクタ（11）の端子Ｓに
供給される。 さらに、水平スクロール時には、そのオフセット量を
示す８ビットのデータOFSTがCPU（１）から取り出され
てラッチ（13）にラッチされ、そのラッチされたデータ
OFSTが加算回路（12）に供給される。 このような構成において、表示用メモリ（７）に表示
データを書き込む場合には、CPU（１）からVDP（６）に
所定の制御コードが供給されてVDP（６）は表示データ
の書き込みモードとされるとともに、CPU（１）からVDP
（６）に表示データDSPD及びその書き込みアドレスを示
すアドレス信号ADRSが供給される。 すると、VDS＝“L"となってセレクタ（11）はＹ＝Ａ
とされるとともに、VDP（６）から表示データDSPD及び
アドレス信号ADRSが出力され、データDSPDがそのままメ
モリ（７）のデータ端子D8〜D0に供給されるとともに、
アドレス信号ADRSが、セレクタ（11）を通じてメモリ
（７）のアドレス端子A15〜A0に供給される。したがっ
て、メモリ（７）には、CPU（１）の指定したアドレス
に表示データDSPDが書き込まれる。 また、VDP（６）により、画面表示サイクル期間にな
ると、メモリ（７）のアドレスのうち、ディスプレイ
（９）の水平及び垂直走査位置に対応したアドレスから
表示データDSPDが読み出され、このデータDSPDがVDP
（６）により表示用のビデオ信号に変換されてからディ
スプレイ（９）に供給され、ディスプレイ（９）にはメ
モリ（７）の内容がカラー画像として表示される。 しかし、この読み出し時には、VDS＝“H"であり、セ
レクタ（11）はＹ＝Ｂなので、VDP（６）からのアドレ
ス信号ADRSの下位８ビットAD7〜AD0には、加算回路（1
2）において８ビットのオフセットデータOFSTが加算さ
れ、このオフセットデータOFSFの加算されたアドレス信
号ADRSがメモリ（７）に供給されることになり、メモリ
（７）がアドレスされるとき、その下位８ビットA7〜A0
には、VDP（６）の示す水平方向のアドレスに対してデ
ータOFSTの示す値のオフセットが与えられることにな
る。 したがって、例えば、OFST＝２とすれば、いずれの水
平走査期間においても、下位８ビットA1〜A0が「２」で
あるアドレスから読み出しが開始され、以後、「３」，
「４」，…，「FE」，「FF」，「０」，「１」のように
アドレスの下位８ビットA7〜A0が変化することになるの
で、表示画面の水平座標が「０」の点には、本来の水平
座標が「２」である画素が表示され、その右側に、本来
の水平座標が「３」，「４」，…，「255」，「０」，
「１」である画素が順次表示されることになり、すなわ
ち、表示されるすべての画素は、本来の水平座標に対し
てオフセットデータOFSTの示す値だけ原点方向（左方
向）にずれた点に表示されることになる。 したがって、CPU（１）によりラッチ（13）にオフセ
ットデータOFSTをラッチするとともに、このラッチ時、
データOFSTの示す値を初期値「０」から所定の周期で例
えば「１」ずつ大きくしていけば、その周期に対応した
速度で表示画面は１画素ずつ原点方向にずれることにな
り、左方向への水平スクロールが行われる。あるいは、
ラッチ（13）のオフセットデータOFSTを初期値「０」か
ら例えば「１」ずつ小さくしていけば、表示画面は１画
素ずつ右方向への水平スクロールが行われる。 なお、例えば、左方向への水平スクロール時にOFST＝
２としたとき、表示画面の右側には、本来の水平座標が
「０」，「１」である画素が表示され、データOFSTが他
の値のときも同様となるので、水平スクロール時、見か
け上、表示画面の左端と右端とが連続しているかのよう
に水平スクロールされるが、このような水平スクロール
を望まないときには、ラッチ（13）のオフセットデータ
OFSTを更新しながら表示画面の右端（左方向への水平ス
クロール時）あるいは左端（右方向への水平スクロール
時）に新しく表示される画素のアドレスに新しい表示デ
ータを書き込めば、表示画面の両端が連続していない水
平スクロールとなる。 こうして、この発明によれば、水平スクロールを実行
できるが、この場合、特にこの発明によれば、加算回路
（12）において、メモリ（７）から表示データDSPDを読
み出すときのアドレス信号ADRSに、オフセットデータOF
STを加算することにより水平スクロールを行っているの
で、その水平スクロールの制御は、CPU（１）からラッ
チ（13）のオフセットデータOFSTを変更するだけでよ
く、したがって、ソフトウエアの負担が数バイトと極め
て小さく、全体の処理速度への影響を無視できる。 また、水平スクロールされる画素数は、メモリ（７）
の１番地あたりの対応する画素数及びオフセットデータ
OFSTの変化量で決まり、これは上述の表示モードの場合
であれば、１画素単位にできるので、スムーズな水平ス
クロールができる。さらに、ラッチ（13）のオフセット
データOFSTを更新するだけで水平スクロールが行われ、
このとき、表示画面の左端と右端とが見かけ上、連続し
ないように表示するとしても、水平スクロールにより表
示画面の右端あるいは左端に新しく表示される画素の表
示データだけを変更すればよいので、表示画面の書き換
え動作が見えることがない。 なお、MSX2規格には、上述以外の表示モード、例えば
メモリ（７）の１番地が水平方向に連続する２つの画素
に対応し、１つの画素の色情報を４ビットで表現する表
示モードなどがあるが、これらの表示モードにおいても
メモリ（７）の１番地に対応する１バイト単位で水平ス
クロールを同様に行うことができる。 また、VDP（６）からのアドレス信号ADRSは、その上
位８ビットAD15〜AD8をセレクタ（11）を通じることな
くメモリ（７）に供給すれば、セレクタ（11）は８ビッ
トのものとすることができる。あるいは、VDP（６）か
らのアドレス信号ADRSの上位８ビットAD15〜AD8をその
ままメモリ（11）に供給し、下位８ビットAD7〜AD0を加
算回路（12）を通じてメモリ（７）に供給するととも
に、「０」のデータと、ラッチ（13）からのオフセット
データOFSTとを、書き込み時と読み出し時とで選択的に
加算回路（12）に供給してもよい。 さらに、表示用のメモリ（７）は、水平方向のアドレ
ス数（メモリサイズ）が2n（ｎは正の整数）番地であれ
ばよく、また、VDP（６）に限らず画面表示サイクルを
示すタイミング信号があれば、他の表示制御回路でもよ
い。 〔発明の効果〕 この発明によれば、加算回路（12）において、メモリ
（７）から表示データDSPDを読み出すときのアドレス信
号ADRSに、オフセットデータOFSTを加算することにより
水平スクロールを行っているので、その水平スクロール
の制御は、CPU（１）からラッチ（13）のオフセットデ
ータOFSTを変更するだけでよく、したがって、ソフトウ
エアの負担が数バイトと極めて小さく、全体の処理速度
への影響を無視できる。 また、水平スクロールされる画素数は、メモリ（７）
の１番地あたりの対応する画素数及びオフセットデータ
OFSTの変化量で決まり、これは上述の表示モードの場合
であれば、１画素単位にできるので、スムーズな水平ス
クロールができる。さらに、ラッチ（13）のオフセット
データOFSTを更新するだけで水平スクロールが行われ、
このとき、表示画面の左端と右端とが見かけ上、連続し
ないように表示するとしても、水平スクロールにより表
示画面の右端あるいは左端に新しく表示される画素の表
示データだけを変更すればよいので、表示画面の書き換
え動作が見えることがない。
御回路において、表示用メモリの制御回路にオフセット
回路を設けることにより、スムーズな水平スクロールが
できるようにしたものである。 〔従来の技術〕 MSX2規格のパーソナルコンピュータにおいては、画面
の表示制御用としてVDP（ビデオ・ディスプレイ・プロ
セッサ。IC名:V−9938）と呼ばれる専用のICが使用され
ている。 このVDPは、CPUからは一種のインターフェース回路と
みなされるものであり、CPUから見てVDPの外側に表示用
メモリが接続される。そして、CPUがVDPに対して、表示
データ及びその表示アドレス（表示用メモリのアドレ
ス）を供給すると、表示用メモリの該当するアドレスに
その表示データが書き込まれる。 また、画面表示サイクル期間には、VDPにより、表示
用メモリのアドレスのうち、CRTディスプレイの垂直及
び水平走査位置に対応したアドレスから表示データが読
み出され、これがVDPを通じてCRTディスプレイに供給さ
れて表示用メモリの内容が画像として表示される。 〔発明が解決しようとする問題点〕 ところが、このVDPでは、垂直方向のスクロールはス
ムーズに実行できるが、水平方向のスクロールは実行で
きない。 このため、水平方向のスクロールを必要とする場合に
は、ソフトウエアにより行うことになるが、そうする
と、 i.ソフトウエアの負担が大きく、全体の処理が遅くな
る。 ii.スムーズな水平スクロールができない。 iii.画面の書き換え動作が目に見える。 などの問題を生じてしまう。 そこで、通常は画面の切り換えにより水平スクロール
を実現しているが、この場合には、ぎこちない水平スク
ロールとなってしまう。 この発明は、以上のような問題点を一掃しようとする
ものである。 〔問題点を解決するための手段〕 この発明の表示制御回路は、水平方向のアドレス数が
2n（ｎは正の整数）番地である表示用メモリと、この表
示用メモリに対する表示データのアクセスを制御する制
御回路と、加算回路と、ラッチとを有し、上記制御回路
からは画面表示サイクルを示すタイミング信号が出力さ
れ、このタイミング信号が上記画面表示サイクルを示し
ていないとき、上記制御回路から上記表示用メモリに表
示データ及びその書き込みアドレス信号が供給されて上
記表示用メモリのアドレスのうち上記書き込みアドレス
信号の示すアドレスに上記表示データが書き込まれ、上
記タイミング信号が上記画面表示サイクルを示している
とき、上記制御回路から上記表示用メモリに読み出しア
ドレス信号が供給されるとともに、上記加算回路により
上記読み出しアドレス信号に上記ラッチにラッチされて
いるオフセットデータが加算されて上記表示用メモリの
アドレスのうち、上記オフセットデータの加算された読
み出しアドレス信号の示すアドレスから、水平方向表示
画素数に対応して、オフセットデータの加算された読み
出しアドレス信号の示すアドレスから最大アドレスまで
及び水平方向の最小アドレスから読み出し終了アドレス
までの表示データが読み出され、この読み出された表示
データが表示用のビデオ信号として取り出されるもので
ある。 〔作用〕 CPUが水平スクロールのデータを出力するだけで水平
スクロールが行われる。 〔実施例〕 第１図は、MSX2規格のパーソナルコンピュータの場合
を示し、（１）はCPU、この例においてはZ80A（または
相当品）、（２）はBASICインタープリタ及びモニタプ
ログラムの書き込まれているROM、（３）はユーザーエ
リア用及びワークエリア用のRAM、（４）はフルキーボ
ードで、これらメモリ（２），（３）及びキーボード
（４）はシステムバス（５）を通じてCPU（１）に接続
されている。 また、（６）は上述したVDP、（７）は表示用メモリ
で、このメモリ（７）は１バイト×64K番地の容量とさ
れている。 第２図は、このメモリ（７）のアドレスと表示画面と
の対応関係を示すもので、この図においては、表示モー
ドが256画素（水平）×212画素（垂直）の場合であり、
同図中の数値は、メモリ（７）のアドレスを16進値で示
したものである。 すなわち、メモリ（７）は、その１番地が１つの画素
に対応するとともに、メモリ（７）のアドレスの下位８
ビットA7〜A0が、画素の水平座標に対応し、メモリ
（７）のアドレスの上位８ビットA15〜A8が画素の垂直
座標に対応する。また、メモリ（７）は、第２図に示す
ように、0000〜D3FF番地までが、１番地につき１バイト
のデータ容量とされるともに、その１バイトは、上位３
ビットb7〜b5、中位３ビットb4〜b2、下位２ビットb1、
b0が、対応する画素の緑、赤、青のレベル（輝度）をそ
れぞれ示す表示データDSPDである。なお、メモリ（７）
の第２図で示されないD400〜FFFF番地は使用されない。 そして、メモリ（７）はVDP（６）を通じてシステム
バス（５）に接続されるとともに、VDP（６）にカラーC
RTディスプレイ（９）が接続される。 さらに、（11）は16ビットのデータセレクタ、（12）
は８ビットの加算回路、（13）は８ビットのラッチを示
し、セレクタ（11）は、入力端子A,B,出力端子Ｙ、セレ
クタ端子Ｓを有し、Ｓ＝“L"のときＹ＝Ａ、Ｓ＝“H"の
ときＹ＝Ｂとなるものである。 そして、VDP（６）から16ビットのアドレス信号ADRS
が取り出され、この信号ADRSがセレクタ（11）の端子Ａ
に供給されるとともに、信号ADRSの上位８ビットAD15〜
AD8がセレクタ（11）の端子Ｂに供給され、下位８ビッ
トAD7〜AD0が加算回路（12）に供給され、その加算出力
がセレクタ（11）の端子Ｂに供給され、セレクタ（11）
の出力がメモリ（７）のアドレス端子A15〜A0に供給さ
れる。また、メモリ（７）に表示データを書き込むとき
に“L"となる画面表示サイクル信号VDSがVDP（６）から
取り出され、この信号VDSがセレクタ（11）の端子Ｓに
供給される。 さらに、水平スクロール時には、そのオフセット量を
示す８ビットのデータOFSTがCPU（１）から取り出され
てラッチ（13）にラッチされ、そのラッチされたデータ
OFSTが加算回路（12）に供給される。 このような構成において、表示用メモリ（７）に表示
データを書き込む場合には、CPU（１）からVDP（６）に
所定の制御コードが供給されてVDP（６）は表示データ
の書き込みモードとされるとともに、CPU（１）からVDP
（６）に表示データDSPD及びその書き込みアドレスを示
すアドレス信号ADRSが供給される。 すると、VDS＝“L"となってセレクタ（11）はＹ＝Ａ
とされるとともに、VDP（６）から表示データDSPD及び
アドレス信号ADRSが出力され、データDSPDがそのままメ
モリ（７）のデータ端子D8〜D0に供給されるとともに、
アドレス信号ADRSが、セレクタ（11）を通じてメモリ
（７）のアドレス端子A15〜A0に供給される。したがっ
て、メモリ（７）には、CPU（１）の指定したアドレス
に表示データDSPDが書き込まれる。 また、VDP（６）により、画面表示サイクル期間にな
ると、メモリ（７）のアドレスのうち、ディスプレイ
（９）の水平及び垂直走査位置に対応したアドレスから
表示データDSPDが読み出され、このデータDSPDがVDP
（６）により表示用のビデオ信号に変換されてからディ
スプレイ（９）に供給され、ディスプレイ（９）にはメ
モリ（７）の内容がカラー画像として表示される。 しかし、この読み出し時には、VDS＝“H"であり、セ
レクタ（11）はＹ＝Ｂなので、VDP（６）からのアドレ
ス信号ADRSの下位８ビットAD7〜AD0には、加算回路（1
2）において８ビットのオフセットデータOFSTが加算さ
れ、このオフセットデータOFSFの加算されたアドレス信
号ADRSがメモリ（７）に供給されることになり、メモリ
（７）がアドレスされるとき、その下位８ビットA7〜A0
には、VDP（６）の示す水平方向のアドレスに対してデ
ータOFSTの示す値のオフセットが与えられることにな
る。 したがって、例えば、OFST＝２とすれば、いずれの水
平走査期間においても、下位８ビットA1〜A0が「２」で
あるアドレスから読み出しが開始され、以後、「３」，
「４」，…，「FE」，「FF」，「０」，「１」のように
アドレスの下位８ビットA7〜A0が変化することになるの
で、表示画面の水平座標が「０」の点には、本来の水平
座標が「２」である画素が表示され、その右側に、本来
の水平座標が「３」，「４」，…，「255」，「０」，
「１」である画素が順次表示されることになり、すなわ
ち、表示されるすべての画素は、本来の水平座標に対し
てオフセットデータOFSTの示す値だけ原点方向（左方
向）にずれた点に表示されることになる。 したがって、CPU（１）によりラッチ（13）にオフセ
ットデータOFSTをラッチするとともに、このラッチ時、
データOFSTの示す値を初期値「０」から所定の周期で例
えば「１」ずつ大きくしていけば、その周期に対応した
速度で表示画面は１画素ずつ原点方向にずれることにな
り、左方向への水平スクロールが行われる。あるいは、
ラッチ（13）のオフセットデータOFSTを初期値「０」か
ら例えば「１」ずつ小さくしていけば、表示画面は１画
素ずつ右方向への水平スクロールが行われる。 なお、例えば、左方向への水平スクロール時にOFST＝
２としたとき、表示画面の右側には、本来の水平座標が
「０」，「１」である画素が表示され、データOFSTが他
の値のときも同様となるので、水平スクロール時、見か
け上、表示画面の左端と右端とが連続しているかのよう
に水平スクロールされるが、このような水平スクロール
を望まないときには、ラッチ（13）のオフセットデータ
OFSTを更新しながら表示画面の右端（左方向への水平ス
クロール時）あるいは左端（右方向への水平スクロール
時）に新しく表示される画素のアドレスに新しい表示デ
ータを書き込めば、表示画面の両端が連続していない水
平スクロールとなる。 こうして、この発明によれば、水平スクロールを実行
できるが、この場合、特にこの発明によれば、加算回路
（12）において、メモリ（７）から表示データDSPDを読
み出すときのアドレス信号ADRSに、オフセットデータOF
STを加算することにより水平スクロールを行っているの
で、その水平スクロールの制御は、CPU（１）からラッ
チ（13）のオフセットデータOFSTを変更するだけでよ
く、したがって、ソフトウエアの負担が数バイトと極め
て小さく、全体の処理速度への影響を無視できる。 また、水平スクロールされる画素数は、メモリ（７）
の１番地あたりの対応する画素数及びオフセットデータ
OFSTの変化量で決まり、これは上述の表示モードの場合
であれば、１画素単位にできるので、スムーズな水平ス
クロールができる。さらに、ラッチ（13）のオフセット
データOFSTを更新するだけで水平スクロールが行われ、
このとき、表示画面の左端と右端とが見かけ上、連続し
ないように表示するとしても、水平スクロールにより表
示画面の右端あるいは左端に新しく表示される画素の表
示データだけを変更すればよいので、表示画面の書き換
え動作が見えることがない。 なお、MSX2規格には、上述以外の表示モード、例えば
メモリ（７）の１番地が水平方向に連続する２つの画素
に対応し、１つの画素の色情報を４ビットで表現する表
示モードなどがあるが、これらの表示モードにおいても
メモリ（７）の１番地に対応する１バイト単位で水平ス
クロールを同様に行うことができる。 また、VDP（６）からのアドレス信号ADRSは、その上
位８ビットAD15〜AD8をセレクタ（11）を通じることな
くメモリ（７）に供給すれば、セレクタ（11）は８ビッ
トのものとすることができる。あるいは、VDP（６）か
らのアドレス信号ADRSの上位８ビットAD15〜AD8をその
ままメモリ（11）に供給し、下位８ビットAD7〜AD0を加
算回路（12）を通じてメモリ（７）に供給するととも
に、「０」のデータと、ラッチ（13）からのオフセット
データOFSTとを、書き込み時と読み出し時とで選択的に
加算回路（12）に供給してもよい。 さらに、表示用のメモリ（７）は、水平方向のアドレ
ス数（メモリサイズ）が2n（ｎは正の整数）番地であれ
ばよく、また、VDP（６）に限らず画面表示サイクルを
示すタイミング信号があれば、他の表示制御回路でもよ
い。 〔発明の効果〕 この発明によれば、加算回路（12）において、メモリ
（７）から表示データDSPDを読み出すときのアドレス信
号ADRSに、オフセットデータOFSTを加算することにより
水平スクロールを行っているので、その水平スクロール
の制御は、CPU（１）からラッチ（13）のオフセットデ
ータOFSTを変更するだけでよく、したがって、ソフトウ
エアの負担が数バイトと極めて小さく、全体の処理速度
への影響を無視できる。 また、水平スクロールされる画素数は、メモリ（７）
の１番地あたりの対応する画素数及びオフセットデータ
OFSTの変化量で決まり、これは上述の表示モードの場合
であれば、１画素単位にできるので、スムーズな水平ス
クロールができる。さらに、ラッチ（13）のオフセット
データOFSTを更新するだけで水平スクロールが行われ、
このとき、表示画面の左端と右端とが見かけ上、連続し
ないように表示するとしても、水平スクロールにより表
示画面の右端あるいは左端に新しく表示される画素の表
示データだけを変更すればよいので、表示画面の書き換
え動作が見えることがない。
【図面の簡単な説明】
第１図はこの発明の一例の系統図、第２図はその説明の
ための図である。 （１）はCPU、（６）はVDP、（７）は表示用メモリ、
（11）はセレクタ、（12）は加算回路、（13）はラッチ
である。
ための図である。 （１）はCPU、（６）はVDP、（７）は表示用メモリ、
（11）はセレクタ、（12）は加算回路、（13）はラッチ
である。
Claims (1)
- (57)【特許請求の範囲】 １．水平方向に所定のアドレス数を有する表示用メモリ
と、 この表示用メモリに対する表示データのアクセスを制御
する制御回路と、 加算回路と、 ラッチとを有し、 上記制御回路からは画面表示サイクルを示すタイミング
信号が出力され、 このタイミング信号が上記画面表示サイクルを示してい
ないとき、上記制御回路から上記表示用メモリに表示デ
ータ及びその書き込みアドレス信号が供給されて上記表
示用メモリのアドレスのうち上記書き込みアドレス信号
の示すアドレスに上記表示データが書き込まれ、 上記タイミング信号が上記画面表示サイクルを示してい
るとき、上記制御回路から上記表示用メモリに読み出し
アドレス信号が供給されるとともに、 上記加算回路により上記読み出しアドレス信号に上記ラ
ッチにラッチされているオフセットデータが加算されて
上記表示用メモリのアドレスのうち、上記オフセットデ
ータの加算された読み出しアドレス信号の示すアドレス
から水平方向表示画素数に対応して、オフセットデータ
の加算された読み出しアドレス信号の示すアドレスから
最大アドレスまで及び水平方向の最小アドレスから読み
出し終了アドレスまでの表示データが読み出され、この
読み出された表示データが表示用のビデオ信号として取
り出される表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274034A JP2906406B2 (ja) | 1987-10-29 | 1987-10-29 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274034A JP2906406B2 (ja) | 1987-10-29 | 1987-10-29 | 表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116586A JPH01116586A (ja) | 1989-05-09 |
| JP2906406B2 true JP2906406B2 (ja) | 1999-06-21 |
Family
ID=17536041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274034A Expired - Fee Related JP2906406B2 (ja) | 1987-10-29 | 1987-10-29 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906406B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1534616A4 (en) | 2002-06-14 | 2010-04-28 | Fortrend Engineering Corp | UNIVERSAL MASK TRANSFER SYSTEM |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615283A (ja) * | 1984-06-19 | 1986-01-11 | 日本電信電話株式会社 | 画像表示方式 |
| JPS62194284A (ja) * | 1986-02-21 | 1987-08-26 | 株式会社日立製作所 | 表示アドレス制御装置 |
-
1987
- 1987-10-29 JP JP62274034A patent/JP2906406B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116586A (ja) | 1989-05-09 |
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