JPS615283A - 画像表示方式 - Google Patents
画像表示方式Info
- Publication number
- JPS615283A JPS615283A JP59125559A JP12555984A JPS615283A JP S615283 A JPS615283 A JP S615283A JP 59125559 A JP59125559 A JP 59125559A JP 12555984 A JP12555984 A JP 12555984A JP S615283 A JPS615283 A JP S615283A
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- JP
- Japan
- Prior art keywords
- address
- frame memory
- image display
- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ビデオテックス等のＣＲＴディスプレイ装
置における表示画面上での画像表示に関するものである
。
置における表示画面上での画像表示に関するものである
。
従来この種の画像表示方式としては、第１図に示すもの
があった。第１図は従来の画像表示方式を示すブロック
構成図である。図において、１は画像データ１２を記憶
しておくフレームメモリ、２はフレームメモリ１に対す
る画像データ１２の書き込みやスクロール表示するだめ
のオフセットアドレス１３を出力する中央演算装置（以
下、ＣＰＵと記す）、３はフレームメモリ１よシ画像デ
ータ１２を読み出すための読み出しアドレス１４を出力
するＣＲＴ（陰極線管）コント−ロー２．４はスクロー
ル表示を行うだめのＣＰＵ２のオフセットアドレス１３
とＣＲＴコントローラ３よシの読み出しアドレス１４と
を加算する加算回路、５はフレームメモリ１より読み出
したパラレルデータをシリアルデータに変換するパラレ
ル／シリアル変換回路（以下、Ｐ／ｓ回路と記す）、６
はＣＲＴディスプレイ装置である。
があった。第１図は従来の画像表示方式を示すブロック
構成図である。図において、１は画像データ１２を記憶
しておくフレームメモリ、２はフレームメモリ１に対す
る画像データ１２の書き込みやスクロール表示するだめ
のオフセットアドレス１３を出力する中央演算装置（以
下、ＣＰＵと記す）、３はフレームメモリ１よシ画像デ
ータ１２を読み出すための読み出しアドレス１４を出力
するＣＲＴ（陰極線管）コント−ロー２．４はスクロー
ル表示を行うだめのＣＰＵ２のオフセットアドレス１３
とＣＲＴコントローラ３よシの読み出しアドレス１４と
を加算する加算回路、５はフレームメモリ１より読み出
したパラレルデータをシリアルデータに変換するパラレ
ル／シリアル変換回路（以下、Ｐ／ｓ回路と記す）、６
はＣＲＴディスプレイ装置である。
次に、上記第１図に示す従来の画像表示方式の動作につ
いて説明する。まず、ＣＰＵ２はデータ１０とアドレス
１１をフレームメモリ１に出力し、このフレームメモリ
１に表示するべき画像データ１２を書き込む。一方、Ｃ
ＲＴコントローラ３は、読み出しに必要な読み出しアド
レス１４を加算回路４を介して７レームメモリ１に出力
し、このフレームメモリ１よシ表示するべき画像データ
１２を読み出す。この時にスクロール表示する場合は、
ＣＰＵ２よシオフセットアドレス１３が出力され、読み
出しアドレス１４と共に加算回路４に入力して加算が行
われ、この加算回路４よりの加算アドレス１５をフレー
ムメモリ１に出力し、このフレームメモリ１よシ画像デ
ータ１２が読み出され、Ｐ／ｓ回路５に出力する。Ｐ外
回路５は、フレームメモリ１の持つリードサイクルタイ
ムに比べて、ＣＲＴディスプレイ装置６に対するデータ
の読み出しタイミングを２ 倍（Ｎ：自然数）にするた
め ２Ｎビツトのパラレルデータ（２Ｎビツトを１個の
アドレスでフレームメモリ１とアクセスすることによシ
得られる）を、ロード信号１６によりラッチし、読み出
しタイミング１７でシフトアウトすること・により、シ
リアルデータ１８として出力するものであり、このシリ
アルデータ１８は・ＣＲＴディスプレイ装置６に入力し
、このＣＲＴディスプレイ装置６の表示画面上に画像表
示を行う。
いて説明する。まず、ＣＰＵ２はデータ１０とアドレス
１１をフレームメモリ１に出力し、このフレームメモリ
１に表示するべき画像データ１２を書き込む。一方、Ｃ
ＲＴコントローラ３は、読み出しに必要な読み出しアド
レス１４を加算回路４を介して７レームメモリ１に出力
し、このフレームメモリ１よシ表示するべき画像データ
１２を読み出す。この時にスクロール表示する場合は、
ＣＰＵ２よシオフセットアドレス１３が出力され、読み
出しアドレス１４と共に加算回路４に入力して加算が行
われ、この加算回路４よりの加算アドレス１５をフレー
ムメモリ１に出力し、このフレームメモリ１よシ画像デ
ータ１２が読み出され、Ｐ／ｓ回路５に出力する。Ｐ外
回路５は、フレームメモリ１の持つリードサイクルタイ
ムに比べて、ＣＲＴディスプレイ装置６に対するデータ
の読み出しタイミングを２ 倍（Ｎ：自然数）にするた
め ２Ｎビツトのパラレルデータ（２Ｎビツトを１個の
アドレスでフレームメモリ１とアクセスすることによシ
得られる）を、ロード信号１６によりラッチし、読み出
しタイミング１７でシフトアウトすること・により、シ
リアルデータ１８として出力するものであり、このシリ
アルデータ１８は・ＣＲＴディスプレイ装置６に入力し
、このＣＲＴディスプレイ装置６の表示画面上に画像表
示を行う。
従来の画像表示方式は以上の様に構成されているので、
ＣＲＴディスプレイ装［６の表示画面上の画像表示の縦
方向については、ＣＲＴコントローラ３のアドレスが１
ライン、づつ増加する様に出力されるため、１ラインづ
つのスクロール表示は可能であるが、横方向については
、２ＮＮピット位でＰ／ｓ回路５にラッチされるため、
すなわち、Ｎ＝２の場合を例にとって考えると、Ｐ／／
ｓ回路５に画像データ１２をラッチするためＡＣＲＴコ
ントローラ３よシ４ビット単位で１個の読み出しアドレ
ス１４が出力されるので、オフセットアドレス１３の内
、横方向のオフセットアドレス１３の下位２ビツトを無
視して読み出しアドレス１４と加算を行う必要がちシ、
このため、スムーズな動きができないという欠点があっ
た。
ＣＲＴディスプレイ装［６の表示画面上の画像表示の縦
方向については、ＣＲＴコントローラ３のアドレスが１
ライン、づつ増加する様に出力されるため、１ラインづ
つのスクロール表示は可能であるが、横方向については
、２ＮＮピット位でＰ／ｓ回路５にラッチされるため、
すなわち、Ｎ＝２の場合を例にとって考えると、Ｐ／／
ｓ回路５に画像データ１２をラッチするためＡＣＲＴコ
ントローラ３よシ４ビット単位で１個の読み出しアドレ
ス１４が出力されるので、オフセットアドレス１３の内
、横方向のオフセットアドレス１３の下位２ビツトを無
視して読み出しアドレス１４と加算を行う必要がちシ、
このため、スムーズな動きができないという欠点があっ
た。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、フレームメモリよシ表示するべき
データを読み出すタイミングを、オフセットアドレスを
用いてダイナミックに変更することによシ、画像表示の
横方向にもスムーズな動きができる様にｔだ画像表示方
式を提供するものである。
的でなされたもので、フレームメモリよシ表示するべき
データを読み出すタイミングを、オフセットアドレスを
用いてダイナミックに変更することによシ、画像表示の
横方向にもスムーズな動きができる様にｔだ画像表示方
式を提供するものである。
以下、この発明の実施例を図について説明する。
第２図はこの発明の一実施例である画像表示方式を示す
ブロック構成図で、第１図と同一部分は同一符号を用い
て表示しておシ、その詳細な説明は省略する。図におい
て、７は４種類のロード信号２０ａ 、 ２０ｂ 、
２０ｃ 、 ２０ｄから１個を選び出す切り換え回路で
ある。その他の構成体は、上記第１図に示すものと同様
な構成体から成っている。そして、この実施例としては
、４ビツトをパラレルに読み出す場合を取シ上げて示し
ている。
ブロック構成図で、第１図と同一部分は同一符号を用い
て表示しておシ、その詳細な説明は省略する。図におい
て、７は４種類のロード信号２０ａ 、 ２０ｂ 、
２０ｃ 、 ２０ｄから１個を選び出す切り換え回路で
ある。その他の構成体は、上記第１図に示すものと同様
な構成体から成っている。そして、この実施例としては
、４ビツトをパラレルに読み出す場合を取シ上げて示し
ている。
次に、上記第２図に示すこの発明の一実施例である画像
表示゛方式の動作について説明する。まず、ＣＰＵ２は
データ１０とアドレス１１をフレームメモリ１に出力し
、このフレームメモリ１に表示するべき画像データ１２
を書き込む。一方、ＣＲＴコントローラ３は、読み出し
に必要な読み出しアドレス１４を加算回路４を介してフ
レームメモリ１に出力し、このフレームメモリ１より表
示するべき画像データ１２を読み出す。この時にスクロ
ール表示やムーブ表示を行う場合は、ＣＰ ＴＪ ２よ
シオフセットアドレス１３が出力され、読み出しアドレ
ス１４と共に加算回路４に入力して加算が行われ、この
加算回路４よりの加算アドレス１５をフレームメモリ１
に出力し、このフレームメモリ１より画像データ１２が
読み出され、Ｐ／／ｓ回路５に出力する。とのＰ／ｓ回
路５にラッチするロード信号１６としては、第３図に示
す様に、ＣＲＴディスプレイ装置６に対する読み出しタ
イミング１７づつ進んだ４種類のロード信号２０３〜２
０ｄを用意しておき、オフセットアドレス１３の横方向
のアドレスの下位２ビット分のシフトを、上記各ロード
信号２０２〜２０ｄを切り換え回路７によって切シ換え
ることによシ実現している。すなわち、オフセットアド
レス１３の横方向のアドレスの下位２ビットが「００」
であればロード信号２０ａを、「０１」であればロード
信号２０ｂを、「１０」であればロード信号２０Ｃを、
「１１」であればロード信号２０ｄをそれぞれ切り換え
回路７で選び、ラッチするタイミングをオフセットアド
レス１３の横方向のアドレスの下位２ビット分だけ進め
ることによシ実現する。そして、Ｐ／ｓ回路５によって
、読み出しタイミング１７でシフトアウトすることによ
勺シリアルデータ１８を出力し、ＣＲＴディスプレイ装
置６の表示画面上に画像表示を行う。
表示゛方式の動作について説明する。まず、ＣＰＵ２は
データ１０とアドレス１１をフレームメモリ１に出力し
、このフレームメモリ１に表示するべき画像データ１２
を書き込む。一方、ＣＲＴコントローラ３は、読み出し
に必要な読み出しアドレス１４を加算回路４を介してフ
レームメモリ１に出力し、このフレームメモリ１より表
示するべき画像データ１２を読み出す。この時にスクロ
ール表示やムーブ表示を行う場合は、ＣＰ ＴＪ ２よ
シオフセットアドレス１３が出力され、読み出しアドレ
ス１４と共に加算回路４に入力して加算が行われ、この
加算回路４よりの加算アドレス１５をフレームメモリ１
に出力し、このフレームメモリ１より画像データ１２が
読み出され、Ｐ／／ｓ回路５に出力する。とのＰ／ｓ回
路５にラッチするロード信号１６としては、第３図に示
す様に、ＣＲＴディスプレイ装置６に対する読み出しタ
イミング１７づつ進んだ４種類のロード信号２０３〜２
０ｄを用意しておき、オフセットアドレス１３の横方向
のアドレスの下位２ビット分のシフトを、上記各ロード
信号２０２〜２０ｄを切り換え回路７によって切シ換え
ることによシ実現している。すなわち、オフセットアド
レス１３の横方向のアドレスの下位２ビットが「００」
であればロード信号２０ａを、「０１」であればロード
信号２０ｂを、「１０」であればロード信号２０Ｃを、
「１１」であればロード信号２０ｄをそれぞれ切り換え
回路７で選び、ラッチするタイミングをオフセットアド
レス１３の横方向のアドレスの下位２ビット分だけ進め
ることによシ実現する。そして、Ｐ／ｓ回路５によって
、読み出しタイミング１７でシフトアウトすることによ
勺シリアルデータ１８を出力し、ＣＲＴディスプレイ装
置６の表示画面上に画像表示を行う。
なお、上記実施例では、２２ビット単位でデータを読み
出す場合について説明したがｓ ２ＮＮピット位でデー
タを読み出す場合、オフセットアドレス１３の横方向の
アドレスの下位Ｎビットの値によシ、ＣＲＴディスプレ
イ装置６への読み出しタイミング１７づつ進んだ２Ｎ個
のタイミングを切り換える様にすれば、上記実施例と同
様の効果を奏する。 ・ 〔発明の効果〕 この発明は以上説明した様に、画像表示方式において、
フレームメモリよυ表示するべきデータを読み出すタイ
ミングを、オフセットアドレスを用いてダイナミックに
変更する様にしたので、ＣＲＴディスプレイ装置の表示
画面上での画像表示を、スムーズに横方向へ移動するこ
とができると匹う優れた効果を奏するものである。
出す場合について説明したがｓ ２ＮＮピット位でデー
タを読み出す場合、オフセットアドレス１３の横方向の
アドレスの下位Ｎビットの値によシ、ＣＲＴディスプレ
イ装置６への読み出しタイミング１７づつ進んだ２Ｎ個
のタイミングを切り換える様にすれば、上記実施例と同
様の効果を奏する。 ・ 〔発明の効果〕 この発明は以上説明した様に、画像表示方式において、
フレームメモリよυ表示するべきデータを読み出すタイ
ミングを、オフセットアドレスを用いてダイナミックに
変更する様にしたので、ＣＲＴディスプレイ装置の表示
画面上での画像表示を、スムーズに横方向へ移動するこ
とができると匹う優れた効果を奏するものである。
第１図は従来の画像表示方式を示すブロック構成図、第
２図はこの発明の一実施例である画像表示方式を示すブ
ロック構成図、第３図は、第２図の画像表示方式におけ
る動作タイミングを示す説明図である。 図において、１・・・フレームメモリ、２・・・中央演
算装置（ＣＰＵ）、３・・・ＣＲＴコントローラ、４・
・・加算回路、５・・・パラレル／シリアル変換回路（
Ｐ／Ｓ回路）、６・・・ＣＲＴディスプレイ装置、７−
・・切シ換え回路、１０・・・データ、１１・・・アド
レス、１２・・・画像データ、１３・・・オフセットア
ドレス、１４・・・読み出しアドレス、１５・・・加算
アドレス、１６ 、２０ａ〜２０ｄ・・・ロード信号、
１７・・・読み出しタイミング、１８・・・シリアルデ
ータである。 なお、各図中、同一符号は同一、又は相当部分を示す。
２図はこの発明の一実施例である画像表示方式を示すブ
ロック構成図、第３図は、第２図の画像表示方式におけ
る動作タイミングを示す説明図である。 図において、１・・・フレームメモリ、２・・・中央演
算装置（ＣＰＵ）、３・・・ＣＲＴコントローラ、４・
・・加算回路、５・・・パラレル／シリアル変換回路（
Ｐ／Ｓ回路）、６・・・ＣＲＴディスプレイ装置、７−
・・切シ換え回路、１０・・・データ、１１・・・アド
レス、１２・・・画像データ、１３・・・オフセットア
ドレス、１４・・・読み出しアドレス、１５・・・加算
アドレス、１６ 、２０ａ〜２０ｄ・・・ロード信号、
１７・・・読み出しタイミング、１８・・・シリアルデ
ータである。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- フレームメモリより表示するべきデータを読み出す時に
、ＣＲＴコントローラのアドレスにオフセットアドレス
をダイナミックに加算して、表示画面が見掛け上動いて
いる様に見せる画像表示方式において、前記フレームメ
モリより表示するべきデータを読み出すタイミングを、
前記オフセットアドレスを用いてダイナミックに変更す
る手段を備えたことを特徴とする画像表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125559A JPS615283A (ja) | 1984-06-19 | 1984-06-19 | 画像表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125559A JPS615283A (ja) | 1984-06-19 | 1984-06-19 | 画像表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615283A true JPS615283A (ja) | 1986-01-11 |
Family
ID=14913193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125559A Pending JPS615283A (ja) | 1984-06-19 | 1984-06-19 | 画像表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615283A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116586A (ja) * | 1987-10-29 | 1989-05-09 | Sony Corp | 表示制御回路 |
| JPH03226795A (ja) * | 1990-01-31 | 1991-10-07 | Hioki Ee Corp | 波形記録装置における画面表示波形の上下スクロール方法 |
-
1984
- 1984-06-19 JP JP59125559A patent/JPS615283A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116586A (ja) * | 1987-10-29 | 1989-05-09 | Sony Corp | 表示制御回路 |
| JPH03226795A (ja) * | 1990-01-31 | 1991-10-07 | Hioki Ee Corp | 波形記録装置における画面表示波形の上下スクロール方法 |
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