JPH0238315Y2 - - Google Patents

Description

【考案の詳細な説明】 〔技術分野〕 本考案はパーソナルコンピユータの表示画面の
スクロールをハードウエアで行うハードウエアス
クロール回路に関する。

〔背景技術〕

近年パーソナルコンピユータのデイスプレイ機
能は著しく多彩となり、各方面においてその活用
分野が拡大する趨勢にある。

デイスプレイの表示画面はキイボードからの操
作やプログラムによるCPUからの命令による自
由に移動可能である。上下左右に連続的に画面を
移動することはスクロールと呼ばれ、使用に便利
であるが、その機能を付加するためには機器のハ
ード、ソフト両面における設計が複雑であつた。
また画面の移動速度も十分でなかつた。

例えば表示画面を移動するための基礎的技術は
つぎのとおりである。デイスプレイの表示画面は
Ｎ行Ｍ列のドツトマトリツクスで形成されてい
る。各ドツトの位置座標は決つている。一方表示
すべき情報はビデオメモリに格納される。このビ
デオメモリのメモリセルの各アドレスはデイスプ
レイの各ドツト位置と対応づけられる。この対応
づけの仕方は１対１または１対複数等種々ある。
ビデオメモリは表示専用のコントローラと接続さ
れており、それによつて定期的に（例えば１秒間
に30回）全メモリ内容が読出され、表示機器へ送
られる。ビデオメモリのデータバスは上記のコン
トローラによつて使用されない間はCPUに接続
され、表示画面の書替え情報等が書込まれる。

従来、前述のスクロールを行う場合、画面上の
ドツト位置とビデイメモリのアドレスとを固定的
に対応づけ、画面の移動に対応するようにビデオ
メモリの内容を書き替えていた。つまり動画の作
成方法に類似している。CPUによるビデイメモ
リのアクセスのタイミングは前述のように表示装
置側からのアクセスとの関係上極めて制限され
る。そのような制限の下でビデオメモリの全内容
を頻繁に書き替えることは、CPUの使用効率を
低下する上、スクロールの所要時間も大きいとい
う欠点がある。

また、他の方法としてつぎのようなものがあ
る。ビデオメモリの大きさをデイスプレイのドツ
トマトリクスよりも大きくとり、表示画面をビデ
オメモリの一部と対応づける。そしてスクロール
する場合には、表示するビデオメモリの範囲を変
えることによつて画面を移動させる。これにビデ
オメモリおよびアクセス回路にむだがありかつ構
成も複雑となる。

上記の事情に鑑み、欠点を除去したつぎのよう
なスクロール回路が提案されている。その概要は
つぎのとおりである。１アドレス１ビツトのドツ
トアトリクスビデオメモリのメモリセルと、デイ
スプレイのドツトアトリクスのドツト位置とは固
有の１対１の対応づけがなされている。第１図は
その対応関係を示す。第１図Ａは64ビツトのビデ
オメモリを例示する。各メモリセルには１〜64の
アドレスが付されている。第２図Ｂ，Ｃ，Ｄはそ
れぞれデイスプレイ画面を示す。図示の番号はド
ツト位置を表わし、表示クロツク信号によつてこ
の番号順に表示される。ドツト位置とビデオメモ
リセルの番号とが等しいようになされるアドレス
は基本アドレスと呼ばれ、それはデイスプレイと
ビデオメモリとの固定的関係にある。基本アドレ
スによつてビデオメモリをアクセスして表示すれ
ば第２図Ｂのようになる（文字×）。第２図Ｃお
よびＤは第２図Ｂの画面をそれぞれ右および上へ
移動したものである。第２図Ｃでは第ｎドツト位
置に表示される情報はビデオメモリの第ｎ−１番
地から読出される。第２図Ｄでは第ｎドツト位置
に表示される情報は第ｎ＋Ｍ（Ｍ−８）番地から
読出される。左および下への移動の場合読出すべ
きアドレスはそれぞれ第ｎ＋１番地および第ｎ−
８番地となる。この方法を実施するために、ビデ
オメモリのアドレス発生回路は基本アドレス発生
器、オフセツトアドレスレジスタおよび加算器に
よつて構成されている。基本アドレスレジスタは
上述の基本アドレスを発生する。オフセツトアド
レスレジスタにはCPUから画面の移動量がロー
ドされる。基本アドレスと上記移動量とは加算器
において加算され、その結果ビデオメモリに対す
る実効アドレスが算出される。この実行アドレス
によりビデオメモリを読出すことにより表示画面
はオフセツトアドレスレジスタに設持された量と
方向に従つて移動する。この際、画面の移動の反
対側の行又は列は書替えが必要となる。このよう
にビデオメモリの全面書替えの必要がない。

上記の回路においては、オフセツトアドレスレ
ジスタに設定された量の移動が一回起るだけであ
る。表示画面を同方向へ連続的に移動するには、
CPUからオフセツトアドレスレジスタに対して
適当なタイミングで引き続き画面の移動量を指示
するデータをロードしてやらなければならない。
これは専用のプログラムを必要とする。このよう
な作業は、パーソナルコンピユータにおいては貴
重なCPUの時間を使用することとなる。従つて
このようなことなく簡単かつ正確で低価格のハー
ドウエハに代替させたいという要望があつた。

〔考案の開示〕

本考案の目的は、上記の要望に応ずるハードウ
エアスクロール回路を提供することである。

本考案によるハードウエアスクロール回路は、
CPUと、デイスプレイと、１アドレス１ビツト
（ビツトマツプ）のビデオメモリと、基本アドレ
ス発生器と、スクロールオフセツトレジスタと、
累算器と、加算器とを具備して構成される。

CPUとデイスプレイは、ビデオメモリのデー
タバスに時分割アクセス可能なように接続され
る。

デスプレイのドツト位置とビデオメモリのメモ
リセルは１対１の固有の対応をなす。

基本アドレス発生器はデイスプレイの同期信号
に基づきデイスプレイのドツト位置番号と正確に
一致する基本アドレスを表わす信号を発生する。
基本アドレス発生器の出力は加算器入力は接続さ
れる。

スクロールオフセツトレジスタにはCPUによ
りデイスプレイの一垂直同期信号期間における画
面の移動量および方向を表わす数がセツトされ
る。スクロールオフセツトレジスタの出力は累算
器の入力に接続される。

累算器に対し制御入力としてスクロール指令信
号とデイスプレイの垂直同期信号が供給される。

累算器はスクロール指令信号が与えられている
期間にわたり、垂直同期信号毎に、上記スクロー
ルオフセツトレジスタにセツトされた数を累算す
る。累算器の出力は加算器に接続される。

加算器は上記２つの入力を加算する。加算器の
出力はビデオメモリのアドレスバスに接続され
る。

上記の構成によりハードウエアスクロール回路
によつてつぎの効果が得られる。任意の単位移動
量をスクロールオフセツトレジスタへセツトし、
スクロールの指令を与えることにより、垂直同期
信号毎にその単位移動量が累算されて基本アドレ
スに加えられ、実行アドレスとしてビデオメモリ
に供給される。その結果デイスプレイ画面が垂直
同期によつて更新される毎に画面は上記の単位移
動量づつ所定の方向へ移動する。

すなわち、本考案によるハードウエアスクロー
ル回路によつて、パーソナルコンピユータの表示
画面を上下左右に任意のドツト数だけ極めて円滑
にスクロールすることができる。ソフトアエアの
介入を最小限としているからCPU効率が向上す
る。

累算器は構造簡単、動作高速正確、小型低価格
のものを容易に入手し組込むことができるからソ
フトウエアによるスクロール回路より経済的なも
ので実現できる。

〔考案を実施するための最良の形態〕

以下本考案について、図面を参照しながら詳細
に説明する。

第２図は本考案によるハードウエアスクロール
回路の実施例を示す回路図である。

第２図においてビデオメモリ１は１アドレス１
ビツトのダイナミツクメモリを使用するいわゆる
ビツトマツプRAMである。ビデオメモリ１はデ
ータバス４を通じてデイスプレイ２と接続されて
いる。またビデオメモリ１はCPU５とバツフア
６、データバス４′を介して接続されている。デ
ータバス４および４′は共通のものを時分割で使
用するが既に周知なので詳細は省く。

ビデオメモリ１のアドレスバス３には、アドレ
ス発生のための回路が接続されている。これは基
本アドレス発生器７、スクロールオフセツトレジ
スタ８、加算器９、累算器１０から構成されてい
る。第１図には更に累算器１０の一つの実施例と
して加減算器１１、ラツチ回路１２、インバータ
１３、ANDゲート１４から構成される回路を示
している。

デイスプレイ２の表示画面のドツト位置はビデ
オメモリ１のアドレスと１対１の対応づけがなさ
れる。ドツト位置番号と等しいメモリセルをアク
セスするアドレス系を前述のとおり基本アドレス
と呼び、これは基本アドレス発生器７によりデイ
スプレイを掌る同期信号を用いて固定的に発生さ
れる。基本アドレスは例えば８桁の並列信号によ
り加算器９のＡ入力へ供給される。

スクロールオフセツトレジスタ８は加減算器１
１と接続されている。加減算器１１の出力はラツ
チ回路１２の入力に接続され、そのラツチ回路１
２の出力は加算器９の入力Ｂに接続されると共に
加減算器１１のもう一つの入力Ｅとなる。すなわ
ち加減算器１１とラツチ回路１２とはループを形
成する。加減算器１１およびラツチ回路１２に対
して外部から垂直同期信号VSYNCおよびスクロ
ール指令信号SCが供給される。この両信号はま
ずANDゲード１４に入力される。ANDゲード１
４の出力は加減算器への直接に、ラツチ回路へは
インバータ１３を介して接続される。

垂直同期信号VSYNCおよびスクロール指令信
号SCは線路１５を経てCPU５へも供給される。

つぎに第２図のハードウエアスクロール回路の
動作について説明する。

いま、スクロールオフセツトレジスタ８に＋１
がセツトされたとする。これは垂直同期の１周期
毎にデイスプレイ画面を左へ１列づつ移動させる
ことを意味する。この設定値（＋１）は加減算器
１１の入力Ｄに供給される。加減算器１１はスク
ロールオフセツトレジスタ８にセツトされる数が
正のときには加算器として、負のときには減算器
として動作する。加減算器１１の制御端子Ｃには
垂直同期信号VSYNCとスクロール指令信号SC
の論理積がANDゲート１４によつて印加される。
この２つの信号がいずれも“Ｈ”になつたとき
ANDゲート１４から端子Ｃへ印加される信号レ
ベルは“Ｈ”となりそのとき加減算器１１はＤお
よびＥレジスタの加算を実行する。

いまスクロール指令が与えられ、信号SCは
“Ｈ”となる。そのつぎに垂直同期信号VSYNC
が“Ｈ”となると加減算器１１の端子Ｃとラツチ
回路１２のCLK端子への信号レベルは“Ｈ”と
なりそれ等を動作させる。最初加減算器１１のＥ
レジスタは“０”である。従つてその出力は＋１
である。この信号はラツチ回路１２を経由して加
算器９の入力Ｂへ供給される。ラツチ回路１２の
出力（＋１）は同時に加減算器１１のＥレジスタ
へフイードバツクされ累積される。

加算器９は入力Ａ（基本アドレス）と入力Ｂ（＋
１）とを加算する。これが現在の実効アドレスと
なつてビデオメモリ１のアドレスバス３へ供給さ
れる。

一方、ANDゲート１４からの“Ｈ”信号は線
路１５を経てCPUのINTレジスタへ供給される。
これによりCPU５からバツフア６を経てビデオ
メモリ１に対し画面の移動方向と反対端の一列に
相当する分の表示データが書込まれる。

ビデオメモリ１の内容は上記の実効アドレスに
よつて順次読出され、デイスプレイ２へ送られ
る。その結果デイスプレイ画面は左へ１列平行移
動する。

つぎに垂直同期信号VSYNCの第２回目の立上
りによつて、加減算器１１は、アキユムレータＥ
に保存してある数（＋１）にスクロールオフセツ
トレジスタ８からの入力Ｄ（＋１）を加算する。
その結果＋２がラツチ回路１２を介して加算器９
の入力Ｂへ供給される。これによつて実効アドレ
スは基本アドレス＋２となる。また、ラツチ回路
１２の出力＋２は加減算器１１のアキユムレータ
Ｅの内容を更新する。

続いて第３，４……の垂直同期信号の立上りに
よつて累算器１０の出力は＋３，＋４……と増加
して行く。実効アドレスも１づつ増加して行く。
その都合移動方向とは反対の端の列に相当する分
がCPUによつて書込まれる。

以上の経過によつて、デイスプレイ画面は左へ
連続的に移動し左端の列は画面から消え、右端に
は新しい表示画面が現れる。

スクロール指令信号SCが“Ｌ”となると加減
算器１１の端子Ｃに与えられる信号は“Ｌ”とな
り、加減算は行われずデイスプレイ画面は停止す
ると共にCPUの書込みも行われなくなる。

スクロールオフセツトレジスタ８にセツトされ
る数が＋ｎ（ただしｎ＜Ｍ：Ｍはドツトマトリク
スの列数）であれば、垂直同期信号毎にデイスプ
レイ画面は左へｎ列づく移動する。

上記の説明においてスクロールオフセツトレジ
スタ８にセツトされた数が負であれば、加減算器
１１は減算の累算を実行し、その結果、実効アド
レスは減少し、デイスプレイ画面は右方向へ移動
する。スクロールオフセツトレジスタにデイスプ
レイ画面の列数（＋Ｍ）をセツトすれば画面は垂
直同期毎に上方へ一行移動する。一般にKM＋ｎ
がセツトされるとＫ行ｎ列の移動が連続的に起
る。

以上の実施例のハードウアハスクロール回路は
少数の部品を用いて極めて簡単に製作することが
できる。動作も確実で高速である。

【図面の簡単な説明】

第１図はデイスプレイとビデオメモリとの関係
を示す説明図、第２図は本考案によるハードウエ
アスクロール回路の実施例を示す回路図である。 １……ビデオメモリ、２……デイスプレイ、５
……CPU、７……基本アドレス発生器、８……
スクロールオフセツトレジスタ、１０……累算
器、VSYNC……垂直同期信号、SC……スクロ
ール指令信号。

Claims (1)

【実用新案登録請求の範囲】
1. １アドレス１ビツトのビデオメモリと、そのビ
   デオメモリのデータバスに接続され表示内容を書
   込むCPUと、前記書込まれた表示ビツトを表示
   ドツト位置に表示するデイスプレイと、前記デイ
   スプレイの同期信号に基づき基本アドレスを発生
   する基本アドレス発生器と、デイスプレイ画面の
   垂直同期周期当りの所望移動量をセツトされ、そ
   れを記憶するスクロールオフセツトレジスタと、
   スクロール指令信号と垂直同期信号によつて制御
   され、垂直同期の一周期毎に前記スクロールオフ
   セツトレジスタにセツトされた数を累算する累算
   器と、前記基本アドレス発生器と前記累算器との
   出力を加算する加算器とを具備したことを特徴と
   するハードウエアスクロール回路。