JPH0322999B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はデイスプレイ制御装置に関し、特にキ
ヤラクタ表示とグラフイツク表示の両方の表示を
行なうことができ、しかもこれらを独立にスクロ
ール可能なデイスプレイ制御装置に関する。

(2) 従来技術と問題点 デイスプレイにキヤラクタ表示およびグラフイ
ツク表示の両方の表示を行なう方式の１つとし
て、第１図に示す如く、キヤラクタ・ジエネレー
タ１とパターン・ジエネレータ２を使用したもの
がある。このキヤラクタ・ジエネレータ１には文
字のパターンを格納し、パターン・ジエネレータ
２には多数の特定パターンを格納しておく。そし
てキヤラクタを表示する場合には、例えばCPU
からその表示すべきキヤラクタのキヤラクタ・コ
ードをデイスプレイ・リフレツシユ・メモリ（以
下RMという）３に記入する。このRM３の大き
さは全画面表示キヤラクタ分の容量を有する。そ
してRM３への書込みアドレスはCPUより指定さ
れており、マルチプレクサ（以下MPXという）
４はこれを先ず選択してRM３にこれまたCPUか
ら送出されたキヤラクタ・コードを記入する。こ
のようにしてRM３にキヤラクタ・コードが記入
された後にMPX４はRMアドレス・カウンタ６
から出力されるアドレスを選択する。このRMア
ドレス・カウンタ６は表示タイミング発生回路５
により伝達されるタイミング信号をカウントする
ことによりRM３を順次読出す読出しアドレスを
発生するものである。このようにしてRMアドレ
ス・カウンタ６が前記キヤラクタ・コードの記入
されているアドレスを出力するとき、該キヤラク
タ・コードがRM３より出力され、これによりキ
ヤラクタ・ジエネレータ（以下Ｃ・Ｇという）１
がアクセスされる。このとき、第２図に示す如
く、キヤラクタ・コードはＣ・Ｇ１をアクセスす
るための上位アドレスとなり、ラスタ・カウンタ
７はそのＣ・Ｇ１のラスタ対応の複数のドツトを
出力するための下位アドレスとなるラスタ・アド
レスを発生する。そしてこのラスタ・カウンタ７
からのラスタ・アドレスによりキヤラクタ・パタ
ーンがラスタ毎に複数ビツト出力され、これがパ
ラレル−シリアル変換回路８に伝達されてシリア
ルビツト出力となり、ビデオ制御回路９に入力さ
れる。かくしてCRTの如きデイスプレイ１０の
所定位置に前記キヤラクタ・コードによりアクセ
スされたキヤラクタ・パターンすなわち文字が表
示されることになる。そしてRMアドレス・カウ
ンタ６によりRM３を繰返し読出すことによりデ
イスプレイ１０にこの文字を長時間表示すること
ができる。

またグラフイツク表示する場合も、同様に
CPUから表示すべきグラフイツクに応じたグラ
フイツク・コードをRM３に記入し、このグラフ
イツク・コードによりパターン・ジエネレータ
（以下Ｐ・Ｇという）２をアクセスし、指定され
たグラフイツク表示をデイスプレイ１０上に行な
うものである。この場合、このグラフイツク表示
をCPUからの指示により任意の大きさで、任意
の領域に表示することができる。

しかしながらこのようなＰ・Ｇ２を使用したキ
ヤラクタ・グラフイツクの混在表示方式では、グ
ラフイツク表示をあらかじめコード化されたグラ
フイツク・パターンより選択するものであり、必
要とするグラフイツク表示パターンがＰ・Ｇ２中
に存在する場合はよいが、存在しない場合にはそ
のＰ・Ｇ２にあるものより近似するものを選択す
ることになるので、グラフイツク表示の精度が劣
るという欠点がある。

これを改善するため、第３図に示す如く、RM
１１にキヤラクタ・コードの外にCPUより伝送
されるグラフイツク・パターンを格納させる。こ
のとき同時にキヤラクタ表示かグラフイツク表示
かを示す判別ビツトも記入する。このためにRM
１１は画面表示位置とアドレス対応がとられた表
示ドツト数分の容量をもつよう構成し、またキヤ
ラクタ・グラフイツク判定ビツト・レジスタ（以
下Ｃ／Ｇ判定レジスタという）１２とグラフイツ
ク・バツフア（以下BFRという）１３を設ける。
このＣ／Ｇ判定レジスタ１２は前記RM１１と同
じ画面表示位置とアドレス対応がとられるレジス
タを有し、RM１１に対して送出された当該表示
位置がキヤラクタを表示するのかそれともグラフ
イツクを表示するのかを示す判別ビツト（例えば
グラフイツクのとき「１」、キヤラクタのとき
「０」を記入する。またBFR１３は前記RM１１
から読出されたグラフイツク・パターンを選択し
て、パラレル−シリアル変換回路８に送出するも
のである。したがつてデイスプレイ１０の特定位
置に対してグラフイツク・パターンを表示する場
合には、その表示すべき特定位置を示すアドレス
と表示パターンおよびグラフイツク・パターンを
示す判別ビツト、例えば「１」がCPUから送出
されてくる。それ故、MPX４が選択出力する
CPUから伝達されたRM１１の書込みアドレスに
CPUから伝達されるグラフイツク・パターンが
セツトされるとき、同時にＣ／Ｇ判定レジスタ１
２にはグラフイツク表示を示す判定ビツト「１」
が記入される。しかしながらキヤラクタ表示の場
合には、CPUからキヤラクタ・コードとアドレ
スと同時にキヤラクタ表示を示す判定ビツト
「０」が伝送され、Ｃ／Ｇ判定レジスタ１２には
この判定ビツトが記入されることになる。

その後、表示タイミング発生回路５から伝達さ
れるタイミング信号によりRMアドレス・カウン
タ６及びラスタ・カウンタ７から出力されるアド
レスによりRM１１およびＣ／Ｇ判定レジスタ１
２が順次読出される。そしてＣ／Ｇ判定レジスタ
１２からグラフイツク表示を示す判定ビツト
「１」が出力されたときBFR１３が動作状態に制
御され、Ｃ・Ｇ１４は動作状態にならない。逆に
判定ビツト「０」が出力されたときBFR１３は
動作状態に制御されずＣ・Ｇ１４が動作状態に制
御される。

したがつてRM１１よりグラフイツク・パター
ンが読出されるとき、同時にＣ／Ｇ判定レジスタ
１２は判定ビツト「１」を出力しBFR１３を動
作状態に制御しＣ・Ｇ１４を非動作状態に制御す
るので、前記RM１１より出力されたグラフイツ
ク・パターンはBFR１３を経由してパラレル−
シリアル変換回路８に伝達されてシリアル出力に
変換されたのちにビデオ制御回路９によりデイス
プレイ１０上に表示されることになる。

また、RM１１にキヤラクタ・コードが記入さ
れているときには、このキヤラクタ・コードが出
力されるとき、Ｃ／Ｇ判定レジスタ１２は判定ビ
ツト「０」を出力してＣ・Ｇ１４を動作状態に制
御する。したがつてRM１１より出力されたキヤ
ラクタ・コードをアドレスとしてＣ・Ｇ１４がア
クセスされて必要とするキヤラクタ・パターンが
出力され、同様にしてこれがデイスプレイ１０に
表示されることになる。

しかしこのような第３図の如き方式では、高解
像度の精密なグラフイツク・パターンを表示する
ことはできるが、例えばキヤラクタドツト構成と
同じ解像度のグラフイツク表示を行なわせる場
合、Ｃ／Ｇ判定レジスタ１２に記入する判定ビツ
トを１キヤラクタのラスタ対応で持たなくてはな
らずそのためソフトウエア負荷が大きくなり、ま
た回路構成が複雑になるという欠点がある。また
キヤラクタ表示とグラフイツク表示を混在させる
場合には、CPUよりこのキヤラクタ表示とグラ
フイツク表示の混在したパターンを送出してこれ
をRM１１にグラフイツク・パターンとして記入
する必要があるので、この混在状態のときにキヤ
ラクタ表示のみを消去したい場合でもCPUより
このキヤラクタ混在分の消去されたグラフイツ
ク・パターンを再送しなければならなかつた。

また、デイスプレイ面をスクロールする場合、
第４図に示す如く、RMスタート・アドレス・レ
ジスタ１５と加算回路１６が設けられ、スクロー
ルするときにそのスクロールすべき先頭位置のア
ドレスをCPUから送出してこのRMスタート・ア
ドレス・レジスタ１５に書込する。このときは
RMアドレス・カウンタ６の出力するアドレスと
前記RMスタート・アドレス・レジスタ１５に書
込まれたスクロール位置を示すアドレスとが加算
回路１６により加算されて、MPX４を経由して
RM３をアクセスするので、このRMスタート・
アドレス・レジスタ１５に書込されたアドレスに
応じデイスプレイ面はスクロール制御されること
になる。勿論スクロールする必要がないときは、
このRMスタート・アドレス・レジスタ１５に零
を記入すればよい。

そして第３図においてこのようなスクロールを
行なう場合には、第４図と同様に、、RMスター
ト・レジスタと加算回路を設けてこの加算回路で
はRMアドレス・カウンタ６の出力とRMスター
ト・アドレス・レジスタ１５に記入された値とを
加算してRM１１をアクセスするように構成され
ていたので、第３図においてグラフイツク表示と
キヤラクタ表示とが混在して行なわれいる場合、
これらが同時にスクロールされることになり、特
定の一方のみをスクロールすることはできないと
いう問題が存在する。

(3) 発明の目的 したがつて本発明の目的は、高解像度の精密な
グラフイツク・パターンを表示できるようにする
とともにグラフイツク表示あるいはキヤラクタ表
示の判定ビツトを設けることなくこれらの表示を
可能としたデイスプレイ制御装置を提供するもの
である。

そして本発明の他の目的はグラフイツク表示と
キヤラクタ表示を混在表示する場合でも、グラフ
イツク表示およびキヤラクタ表示がそれぞれ独立
して制御できるデイスプレイ制御装置を提供する
ものである。

(4) 発明の構成 そしてこのような目的を達成するために、本発
明のデイスプレイ制御装置では、キヤラクタ表示
およびまたはグラフイツク表示を行なうデイスプ
レイ手段と、パラレルデータをシリアルデータに
変換して表示制御手段に伝達するパラレルデータ
−シリアルデータ変換手段と、デイスプレイ手段
の表示内容をリフレツシユするリフレツシユ用記
憶手段を有するデイスプレイ装置において、グラ
フイツクデータが記入されるグラフイツク用記憶
手段と、キヤラクタ・パターンを発生するキヤラ
クタ・パターン発生手段と、上記リフレツシユ用
記憶手段にアドレスを記入しておきその出力を上
記グラフイツク用記憶手段およびキヤラクタ発生
手段に伝達するアドレス出力手段と、キヤラクタ
表示をスクロールするときそのスクロール位置を
記入するRMスタート・アドレス保持手段と、グ
ラフイツク表示をスクロールするときそのスクロ
ール位置を記入し、またキヤラクタ表示のみをス
クロールするときは上記RMスタート・アドレス
保持手段に記入された値を補正する値が記入され
るDMスタート・アドレス保持手段とアドレス・
カウンタと、このアドレス・カウンタの出力値と
上記RMスタート・アドレス保持手段の記入され
た値を加算する第１加算手段と、上記DMスター
ト・アドレス保持手段の記入された値と上記アド
レス出力手段の出力値を加算する第２加算手段を
具備したことを特徴とする。

(5) 発明の実施例 本発明の一実施例を説明するに先立ち、その前
提技術を説明する。

第５図において他図と同符号部は同一部分を示
す。

１７はRM、１８は第1MPX、１９は第
2MPX、２０は第3MPX、２１はドツト・メモリ
である。

RM１７は画面表示位置とアドレス対応のとれ
た表示キヤラクタ数分の容量をもつRAMであ
り、キヤラクタ表示する場合には、いずれも
CPUから送出されたその表示位置に対応したア
ドレスに表示すべきキヤラクタ・コードが記入さ
れる。そしてグラフイツク表示する場合には、こ
れまたいずれもCPUから送出されたRM１７のア
ドレスに、そのグラフイツク表示位置に対応する
ドツト・メモリ２１のアドレスが順次記入され
る。

第1MPX１８はRM１７にアクセスすべきアド
レスの送出先を選択するものであり、CPUから
アドレスが伝達されたときにはこれを選択して
RM１７をアクセスするが、通常はRMアドレ
ス・カウンタ６から出力されるアドレスを出力し
てRM１７をアクセスするものである。

第2MPX１９はドツト・メモリ２１あるいは
Ｃ・Ｇ１をアクセスするアドレスの上位アドレス
（ラスタ対応分以外のアドレス）を出力するもの
であり、CPUから伝達されたアドレスとRM１７
から出力されたアドレスのいずれか一方を選択出
力するものである。

第3MPX２０はドツト・メモリ２１あるいは
Ｃ・Ｇ１をアクセスアドレスの下位アドレス（ラ
スタ対応分のアドレス）を出力するものであり、
CPUから伝達されたアドレスとラスタ・カウン
タ７から出力されたアドレスのいずれか一方を選
択出力するものである。

ドツト・メモリ２１は、画面表示位置とは無関
係な画面表示ドツト数分の容量を持つRAMであ
る。

次に第５図に示すデイスプレイ制御装置の動作
について説明する。

第５図において、キヤラクタ表示する場合に
は、CPUからRM１７に対して表示すべきキヤラ
クタのキヤラクタ・コードとその表示位置に対応
したアドレスを送出する。第1MPX１８はこの
CPUから送出されたアドレスを出力するので、
RM１７の所定位置にこのキヤラクタ・コードが
記入されることになる。

このようにしてRM１７の所定位置にキヤラク
タ・コードが記入されたのちに第1MPX１８は
RMアドレス・カウンタ６から出力されるアドレ
スを出力するので、RM１７はこのRMアドレ
ス・カウンタ６より順次出力されるアドレスによ
りアクセスされる。そしてRMアドレス・カウン
タ６がキヤラクタ・コードが記入されたアドレス
を出力するとき、上記キヤラクタ・コードが出力
され、これが第2MPX１９より出力されてＣ・Ｇ
１からそのキヤラクタ・コードに対応したキヤラ
クタ・パターンが読出される。このときキヤラク
タ・パターンは、第3MPX２０より伝達されるラ
スタ・カウンタ７の出力するラスタ・アドレスに
よりラスタ毎に複数ビツト同時に並列出力され
る。この並列出力された複数ビツトはパラレル−
シリアル変換回路８によりシリアル出力に変換さ
れ、ビデオ制御回路９によりデイスプレイ１０の
所定位置にキヤラクタ表示を行なう。このように
して表示したい画面位置に対応するRM１７のア
ドレスにキヤラクタ・コードを書込むことにより
Ｃ・Ｇ１がアクセスされ、所望するキヤラクタを
表示することができる。勿論、キヤラクタ・コー
ドはドツト・メモリ２１のアドレスと重複しない
ように構成されている。

また、グラフイツク表示する場合には、まず
RM１７にドツト・メモリ２１のアドレスの上位
部分（ラスタ対応分のアドレスを除いたもの）を
連続して書込んでおく。これによりドツト・メモ
リ２１は画面表示位置とドツト単位でアドレス対
応がとられる。このドツト・メモリ２１のアドレ
スはCPUより送出され、またRM１７への記入ア
ドレスもこれまたCPUより送出されている。そ
してドツト・メモリ２１にその表示すべきパター
ンを記入する。このときドツト・メモリ２１への
アドレスはCPUより送出されてくるので、第
2MPX１９はそのアドレスの上位部分を出力し、
第3MPX２０はその下位部分を出力し、これらを
合成してドツト・メモリ２１へのアドレスが得ら
れることになる。このようにしてRM１７にドツ
ト・メモリ２１のアドレスを記入し、またドツ
ト・メモリ２１にグラフイツク・パターンが記入
されたのちに、今度は第1MPX１８はRMアドレ
ス・カウンタ６から出力されるアドレスを出力
し、これによりRM１７をアクセスする。かくし
てRM１７から先に書込まれているドツト・メモ
リ２１のアドレスの上位部分が順次出力され、第
2MPX１９はこれを選択出力する。このとき第
3MPX２０はラスタ・カウンタ７の出力するアド
レスの下位部分を出力するので、ドツト・メモリ
２１はこれらの第2MPX１９および第3MPX２０
の出力した両アドレスによりアクセスされ、ドツ
ト・パターンが出力される。そしてこのドツト・
パターンはパラレル−シリアル変換回路８により
シリアル出力に変換され、ビデオ制御回路に入力
され、デイスプレイ１０に所望のグラフイツク表
示が行なわれることになる。そしてこのドツト・
メモリ２１の内容を書き替えることにより表示し
たいグラフイツク内容を変更することができる。

そしてグラフイツク表示とキヤラクタ表示とを
混在して表示する場合には、そのRM１７のキヤ
ラクタ表示位置にのみキヤラクタ・コードを書込
めば、これらの混在表示を簡単に行なうことがで
きる。この場合、キヤラクタ表示位置およびキヤ
ラクタ・コードはグラフイツク表示と独立に記入
することができるので、キヤラクタ表示の変更お
よびグラフイツク表示の変更をそれぞれ独立して
制御することができる。

次に本発明の一実施例を第６図にもとづき説明
する。

この第６図ではキヤラクタ表示およびグラフイ
ツク表示をそれぞれ独立してスクロール可能にし
たものであり、RMスタート・アドレス・レジス
タ２２、第１加算回路２３、DMスタート・アド
レス・レジスタ２４および第２加算回路２５がさ
らに設けられている。

ここでRMスタート・アドレス・レジスタ２２
は、キヤラクタ表示をスクロールする場合にその
スクロール位置を記入するレジスタである。

第１加算回路２３はRMアドレス・カウンタ６
の出力とRMスタート・アドレス・レジスタ２２
に記入された値とを加算するものである。

RMスタート・アドレス・レジスタ２４はグラ
フイツク表示をスクロールする場合にそのスクロ
ール位置を記入し、またキヤラクタ表示のみをス
クロールする場合には上記RMスタート・アドレ
ス・レジスタ２２に記入された値の２の補数が記
入されるレジスタである。

第２加算回路２５は第2MPX１９から出力され
たアドレス値とDMスタート・アドレス・レジス
タ２４に記入された値とを加算するものである。

第６図において、キヤラクタ表示およびグラフ
イツク表示のいずれもスクロールしない場合に
は、RMスタート・アドレス・レジスタ２２およ
びDMスタート・アドレス・レジスタ２４にいず
れも零を記入する。これにより第１加算回路２３
はRMアドレス・カウンタ６のカウント値をその
まま出力し、また第２加算回路２５は第2MPX１
９の出力をそのまま出力するので、第５図と同様
な表示が行なわれる。

いまキヤラクタ表示のみスクロールする場合に
は、CPUよりそのスクロール量に応じたアドレ
ス量をRMスタート・アドレス・レジスタ２２に
記入し、またDMスタート・アドレス・レジスタ
２４には上記RMスタート・アドレス・レジスタ
２２に記入した値の２の補数を記入する。これに
より第１加算回路２３はRMアドレス・カウンタ
６の出力値とRMスタート・アドレス・レジスタ
２２に記入された値とを加算して出力するので、
RM１７に記入されているキヤラクタ・コードは
それまでよりRMスタート・アドレス・レジスタ
２２に記入された値だけ早く読出されるので、か
くしてキヤラクタ表示をスクロールすることがで
きる。しかしこのとき、RM１７からDM２１の
アドレスも早く読出されることになるが、DMス
タート・アドレス・レジスタ２４に記入された２
の補数との加算が第２加算回路２５で行なわれる
ので、この早く読出された量だけこの第２加算回
路２５にて減算されて補正されるので、結局グラ
フイツク表示についてはスクロールされないもの
となる。

しかし逆にグラフイツク表示のみスクロールす
る場合には、RMスタート・アドレス・レジスタ
２２は零を記入したままの状態にしておき、DM
スタート・アドレス・レジスタ２４のみスクロー
ル量に応じたアドレス量をCPUより記入する。
これによりRM１７に記入されたキヤラクタ・コ
ードの読出し時期は不変なのでキヤラクタ表示位
置はわからない。しかし第２加算回路２５から出
力されるDM２１へのアドレス値はそれまでより
スクロール量だけ増加するのでグラフイツク表示
はスクロールされることになる。

勿論キヤラクタ表示とグラフイツク表示を同じ
量だけスクロールすることもできるし、それぞれ
のスクロール量が異なるようにスクロールするこ
ともできる。

(6) 発明の効果 したがつて本発明によれば、高解像度のグラフ
イツク表示およびキヤラクタ表示をＣ／Ｇ判定レ
ジスタのようなものを設ける必要のない、簡単な
回路構成で行なうことができる。しかもグラフイ
ツク表示とキヤラクタ表示の混在表示の場合で
も、グラフイツクエリアを壊すことなく制御する
ことができ、グラフイツク表示制御とキヤラクタ
表示制御を独立に行なうことが可能になる。しか
もこれをスクロールする場合もグラフイツク表示
とキヤラクタ表示をそれぞれ独立的にスクロール
することができる。

【図面の簡単な説明】

第１図は従来の簡易式グラフイツク・キヤラク
タ表示装置、第２図はその動作説明図、第３図は
従来のグラフイツク・キヤラクタ表示装置、第４
図は従来のスクロール装置、第５図は本発明の前
提技術説明図、第６図は本発明の一実施例構成図
である。 図中、１はキヤラクタ・ジエネレータ、２はパ
ターン・ジエネレータ、３はデイスプレイ・リフ
レツシユ・メモリ、４はマルチプレクサ、５は表
示タイミング発生回路、６はRMアドレス・カウ
ンタ、７はラスタ・カウンタ、８はパラレル−シ
リアル変換回路、９はビデオ制御回路、１０はデ
イスプレイ、１１はデイスプレイ・リフレツシ
ユ・メモリ、１２はキヤラクタ・グラフイツク判
定ビツト・レジスタ、１３はグラフイツク・バツ
フア、１４はキヤラクタ・ジエネレータ、１５は
RMスタート・アドレス・レジスタ、１６は加算
回路、１７はデイスプレイ・リフレツシユ・メモ
リ、１８は第１マルチプレクサ、１９は第２マル
チプレクサ、２０は第３マルチプレクサ、２１は
ドツト・メモリ、２２はRMスタート・アドレ
ス・レジスタ、２３は第１加算回路、２４はDM
スタート・アドレス・レジスタ、２５は第２加算
回路をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ キヤラクタ表示およびまたはグラフイツク表
   示を行うデイスプレイ手段と、パラレルデータを
   シリアルデータに変換して表示制御手段に伝達す
   るパラレルデータ−シリアルデータ変換手段と、
   デイスプレイ手段の表示内容をリフレツシユする
   リフレツシユ用記憶手段を有するデイスプレイ装
   置において、 グラフイツクデータが記入されるグラフイツク
   用記憶手段２１と、 キヤラクタ・パターンを発生するキヤラクタ・
   パターン発生手段１と、 上記リフレツシユ用記憶手段にアドレスを記入
   しておきその出力を上記グラフイツク用記憶手段
   およびキヤラクタ発生手段に伝達するアドレス出
   力手段１９と、 キヤラクタ表示をスクロールするときそのスク
   ロール位置を記入するRMスタート・アドレス保
   持手段２２と、 グラフイツク表示をスクロールするときそのス
   クロール位置を記入し、またキヤラクタ表示のみ
   をスクロールするときは上記RMスタート・アド
   レス保持手段２２に記入された値を補正する値が
   記入されるDMスタート・アドレス保持手段２４
   と アドレス・カウンタ６と、 このアドレス・カウンタ６の出力値と上記RM
   スタート・アドレス保持手段２２の記入された値
   を加算する第１加算手段２３と、 上記DMスタート・アドレス保持手段２４の記
   入された値と上記アドレス出力手段１９の出力値
   を加算する第２加算手段２５を具備したことを特
   徴とする デイスプレイ制御装置。