JPS6086589A - 表示用メモリの書き込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、所定複数ビット単位でアドレス付。

けされたコンピュータの表示用メモリ（フレーパターン
で書き換える処理に適したメモリのアクセス方法に関す
る。

〔発明の背景〕

−ｆｆＫコンピュータのメモリの読み書きは、アドレス
をアドレスノ（スを介して当該メモリに与え、データバ
スを介してＣＰＵ（中央処理装置のレジスタの内容をメ
モリの該アドレス内に書き込み、またはメモリの該アド
レス内の記憶内容をＣＰＵのレジスタに読出すという手
段をとる。

データバスは、ＣＰＵに固有の幅をもち、通常８゜１６
．３２ビツト等で構成される。このデータノ（ス幅のビ
ット数をもつデータは、ワードと呼ばれ通常メモリのア
クセスはワード単位、又は］（イト（８ビツト）単位で
行かわれる。表示用メモリについても同様であり、ある
図形ノくターンを描く場合、そのパターンと一対一に対
応したビットパターン・データを予め用意し、所望の表
示位置に対応するアドレスをもつメモリにワードないし
バイト単位でデータノ（スを介し、全ビー　伊＋　−−
−Ｐ−４ＪＬ　’ｉ謙−し＋＋久リフに内−丁加理を必
要とした。

以下図面を用いて、データバス幅が１バイトのＣＰＵの
場合を例にして説明する。

第１図は、従来のＣＰＵとメモリの関係を示すブロック
図で、１はＣＰＵ、２はデータバス、３はアドレスバス
、４は読み書き切換信号線、５は双方向バッファ、６は
表示用メモリ、７は表示用メモリ選択信号線、８はデコ
ーダ、９．１０はそれぞれメモリの書込み、読み込みに
使うデータバス、１１はアドレスの下位部分を供給する
アドレスバスの一部でメモリを１バイトごとにアドレス
付けするのに用いる。メモリ６にＣＰＵ内レジスタの内
容を書き込む場合％ＣＰＵ１からメモリ６のアドレスを
アドレスバス３に出力する。このアドレスはデコーダ８
によりデコードされ、メモリ選択信号線７に送られてメ
モリ６を読み。

書き可能な状態にする。同時にアドレスの下位。

部分ヲアドレスバス１１によシメモリ６に供給しデータ
を書き込むアドレスを選択する。読み書。

き切換信号線４には書込みに切換える信号を出力し、双
方向バッファ５とメモリ６に供給する。

ＣＰＵ内レジスタの内容は、データバス２に出力され、
双方向バッファ５、データバス９を介してメモリ６内の
指定したアドレスに８ビット同時に書込まれる。

上記第１図に示した従来例で、表示用メモリ６に周期的
な図形パターンを描く場合の処理を以下で説明する。

一例として、ＣＲＴ上のあるブロックを第２図に示した
ように、斜線で埋める場合を考える。

第３図は、第２図のように表示されている時に表示用メ
モリ６に書かれている内容を示す。表示用メモリ６にお
いて、表示画面の横方向にはｎバイトを割当て、左上か
ら右下へと第３図に示すように、第１行に０．１．２・
・・・・・、第２行にｎ。

ｒｌ＋１　、ｎ＋２・・・・・・、第３行に２　ｎ　、
　２　ｎ−１−１、２ｎ＋２・・・・・・の如くアドレ
ス付けしている。

第３図中の実線はバイト（この場合は同時に番地）境界
、破線はビット境界を示す。第３図における斜線パター
ンは、横方向は番地単位、縦方向は４ライン単位の周期
的（′ｉ＆いし繰シ返し）パターンとなっている。この
パターンを表示メモリ６に書き込むソフトウェア処理を
第４図のフローチャートで示す。

第４図において、右上に示したパターン・テーブルは、
予め用意された上記した周期的パターンの１周期分のビ
ット・パターン・データである。数字の１が第３図にお
ける黒点に、０が白点に対応する。第４図の処理は、こ
のパターン・テーブルの内容を第３図の配置で書き込む
ことである。処理は３つの入れ子構造になったループか
らなる。内側からそれぞれａ、ｂ、ｃとする。ループａ
は第２．３図の斜線プルツク内構方向１ラインにビット
・パターンを書込む処理ループｂは縦方向１周期分のラ
イン（本例の場・合４ライン）にビット・パターンを書
込む処理ループＣは縦方向１周期分のライン毎にブロッ
クの全ラインを書き込む処理である。第４図で使用した
レジスタは、ＣＰＵのもつレジスタないしプログラム・
データ格納用メモリに１１１１１１３　ｍてた領域であ
り、パターン・テーブルや表示用メモリ６のアドレスの
保持、ループの制御等に用いる。レジスタとしては、Ａ
、Ｂ、ＣＩ　、Ｃ２，Ｄ。

ｘ、ｙ、ｚの８個を使用している。

上記したように、表示用メモリの所望のブロックへの所
望の周期的パターンの書き込み処理においては、従来の
全てソフトウェア処理でおこなう場合、多重のハープ、
多数のレジスタを使った複雑なプログラミングが必要で
あり、かつ処理に長時間を要するという欠点があった。

゛この欠点は、書き込む表示用メモリのブロックが大き
くなればなるほど顕著とカリ、高精細のグラフィック表
示では特に大きな時間的障害となっていた。

〔発明の目的〕

本発明の目的は、従来のように長いソフトウェア処理を
おこなわずに、表示用メモリ内の所望のブロックに所望
の周期的ビット・パターンを書き込むことのできるメモ
リのアクセス方法を提供することにある。

〔発明の概要〕

上記目的を達成するために本発明においては、表示用メ
モリへの書込み用データバスに、データ変換回路を設け
、核変換回路による複数の変換動作を書き変え可能な複
数の信号保持手段に保持させ、かつ変換回路の変換動作
を表示メモリへの書き込み動作時のみ作動させるよう断
続制御するとともに、複数の変換動作の選択を、表示用
メモリへの書き込みアドレス信号と連けいさせて制御す
る手段を設けることにより、従来ソフトウェアに依存し
ていた処理の一部を、前記変換回路に保持された信号に
制御された回路に肩代りさせるようにした。

〔発明の実施例〕

第５図は本発明実施例のＣＰＵと表示用メモリの関係を
示すプｐツク図で、１２は表示用メモリ６の書込みデー
タ変換回路、１′５は変換回路１２の出力データバスで
表示用メモリ６の書き込みデータバスとなる。１４は変
換回路１３に保持させる変換動作制御データ書き込み用
データバス、１５は変換回路選択用のアドレスバスであ
る。ソノ他の符号は第１図の場合と同様である。変換回
路１３には、所望の周期的パターンの１周期分の変換動
作制御データを予めデータバス１４を介して書き込み保
持させておく。周期的パターンの横方向周期を！バイト
、縦方向周期をｍラインとすると、ｚｘｍバイトの変換
動作制御データが必要である。表示用メモリの所望のブ
ロックに書き込み動作をおこなうと、デコーダ８の出カ
フにより、表示用メモリ６を選択するとともに変換回路
１３にも供給される。同時に、アドレスバス１５を介し
て表示用メモリ６のアドレスが変換回路１３にも供給さ
れる。第３図に示したようへ表示用メモリ６は１ライン
あたυｎバイトとしアドレスバス１５上のアドレス情報
がａｄであったとすると、変換回路１３は、予め書き込
み保持されている変換動作制御データの中から、次の式
で示されるＷ番目の変換動作を選択する。

Ｗ１＝ｄｉｖ（ａｄ、ｎ）　＝＝・−（１）Ｗ２＋＝ｍ
ｏｄ（ａｄ、ｎ）−−＝　（２）Ｗ３＝ｍｏｄ（Ｗｌ　
、ｍ）−Ｃ５） Ｗ４＝ｍｏｄ（Ｗ２．Ｊ）　・＋＋＋＋　（４）Ｗ＝Ｗ
ｓｘｌ＋Ｗ４　・・・・・・　（５）ここで、　ｄｉｖ
は第１引数を第２引数で除算した商を得る関数、ｍｏｄ
は第１引数を第２引数で除算した剰余を得る関数である
。Ｗｌはａｄで示されるアドレスが何ライン目にあたる
かを与え、Ｗ２は、Ｗ１ラインの何バイト目にあたるか
を与え、Ｗｓ、Ｗａはそれぞれ縦方向、横方向周期の何
番目のビット・パターンを選択するかを与える数でおる
。

第２，３図の例では、ｍが４．１が１であるのでＷ４が
０となシ、（５）弐祉 Ｗ＝Ｗ３ ＝ｍｏｄ　（ｄｉｖ　（ａｄ、ｎ　）　、　４　）−−
−・−・（６）となる。

第２，５図を例にとると、変換動作制御データは、第４
図のパターン・テーブルに示した４種類であシ、変換動
作線このテーブル内の各ビー、　ｙ　、Ｓ　Ｊ　−／＋
ｌ’！　−ｔ　）ｐ−＋Ｌ　Ｌ＋−＾４ｉＬ　ｊＡ＝　
−ｓ　４　ｚ本実施例を使って、第２，３図に示したブ
ロックを斜線で埋めるソフトウェア処理を第６図に示す
。

第６図は、第４図従来例における処理と、全体の流れは
同様であるが、変換回路を使用しているため、表示用メ
モリ６に書き込むデータを書き込む毎に新たに得る必要
はなく、全ビット１のデータを共通して書き込めばよい
。さらにまた、縦方向周期のチェックは変換回路で自動
的になされるので、ソフトウェア処理は不要である。従
って、第４図における真中のループｂおよびループ制御
処理が、第６図では不要である。

このように処理全体が簡略化されるため、使用するレジ
スタ数もＡ、Ｂ、Ｃ２，Ｄ、Ｘの５つに減１少する。

上記のように、本実施例を使用すれば、表示。

用メモリに周期的パターンのブロックを書き込むソフト
ウェア処理が簡単になり、使用するレジスタも少なくて
すみ、従って処理時間を短縮することができる。さらに
処理時間は、ブロックの大きさに比例するので、ブロッ
クのサイズが大きいほど、より大きな効果が得られる。

また、横方向周期が複数バイトである（式（１）〜（５
）でｌの値が１より大きい）ような、よシ複雑な周期パ
ターンを表示用メモリ６に書き込む場合でも、横方向周
期を変換回路１３に予め書き込み保持させることができ
るので、第６図フローチャートで示した処理は変わらな
い。

一方、従来例第４図の場合には、横方向周期１チエツク
に必要カループがさらに１つ必要となるため、ソフトウ
ェア処理がさらに複雑となり必要なレジスタの数も増え
、従って処理時間も長くなる。

すなわち、本実施例では従来に比較しブロク・りのサイ
ズが大きく、かつ複雑になるほど、より大きな効果が得
られる。

第７図は、変換回路部のより具体的な一実施。

例である。同図は式（１）〜（５）において、ｎが。

２のべき乗、ｌが１．ｍが２のべき乗の場合で。

ある。

でｐ＋　ｑを定義する。

第７図において、１６は読み書き可能なメモリで、ｍ個
のマスク・ビット・パターンを保持スるために用いる。

１８は、メモリ１６にマスク・ビット・パターンを書き
込むときにメモリ１６を選択する信号１９を出力するア
ドレス・デコーダ、２０は、メモリ１６の出力データ線
、２１は、ＡＮＤ回路である。メモリ１６のアドレス入
力部はアドレス入力１５のうち最下位ビットから（ｐ＋
１）番目からｑ本が接続する。

すなわち、メモリ１６に供給されるアドレスはアドレス
バス１５上のアドレスが、θ〜（ｎ−１）のｔときφ、
ｎ〜（２ｎ−１）のとき１，２０〜（３ｎ−１）のとｔ
！２．・・・・・・・・・・・・（２ｑ−１）・ｎ〜２
ｑ、ｎ　のとき（２ｑ−１）となる。

つまり、第３図の表示用メモリ６の１ライン全てのアド
レスに対して、ライン番号に対応するアドレスに変換さ
れてメモリ１６のアドレス入力に供給されることになる
。１７は、表示用メモリ６にデータを書き込むときにメ
モリ１６の出力線２０にデータのマスクビットパターン
を出力させる、すなわち、メモリ１６を読み出しモード
にするとともに、メモリ１６にマスクビットパターンを
書き込み保持させるときにデータバス１４のデータを受
けとる、すカわちメモリ１６を書き込みモードとするよ
うに制御する制御回路で第１表の真理値表に示す如き動
作をする。

第１表 とを示す。同図ａが表示用メモリ６にデータを書き込む
場合（制御メモリ１６の騒信号は′Ｈつまシ読み出しモ
ード）、Ｃが制御メモリ１６にマスクビットパターンを
書き込み保持させる場合（書き込みモード）の、それぞ
れ信号のレベルを示す。その他す、ｄ、ｅの場合は、制
御メモリ１６は選択されない。

第１表の真理値表に示す動作をする回路例を第８図に示
した。第１表における括弧内の記述は、第９図回路の場
合の信号レベルである。

〔発明の効果〕

以上説明したように、本発明によれば所定複数ビットで
アドレス付けされたコンピュータの表示用メモリの所望
のブロックを、所望の周期的ないし繰り返しビットパタ
ーンで書き変えることが極めて簡単カソフトウェア処理
で可能となる効果が得られ、書き変えるメモリ・ブロッ
クの大きさが大きくなるほど、また繰り返しビットパタ
ーンの大きさないし複雑さが増すほどその効果は顕著と
がる。

なお、データバス幅８ビツトの実施例について、説明し
たが、データバス幅に関係なく本発明を実施できること
は明らかである。

【図面の簡単な説明】

第１図は従来のコンピュータの表示用メモリ回路のブロ
ック図、第２図はＣＲＴ文字表示図、第３図は同表示例
に対応するメモリ内容を示す表示図、第４図は従来のメ
モリ書き変え処理のフローチャート図、第５図は本発明
の実施例のコンピュータの表示用メモリ回路のブロック
図、第６図は本発明の実施例におけるメモリ書き償え処
理のフローチャート図、第７図は本発明Ｃ実施例要部の
詳細図、第８図は真理値を実現する回路図である。 １・・・・・・ＣＰＵ。 ２・・・・・・データバス、 ３・・・・・・アドレスバス、 ４・・・・・・読み書切換信号線、 ６・・・・・・表示用メモリ、 ７・・・・・・表示用メモリ選択信号線、８．１８・・
・・・デコーダ、 １６・・・・・・制御用メモリ、 １７・・・・・・制御用メモリ１６０制御回路、１９・
・・・・・制御メモリ選択信号線、２０・・・・・・制
御信号、 ２１・・・・・・ＡＮＤ回路。 第１図 茗２図 第３　回 第り図 茗１図

Claims (1)

【特許請求の範囲】
1. １、　メモリに書かれたビット・パターンを、表示ドツ
   ト・パターンに１対１に対応させて表゛示するビットマ
   ツピング方式の表示装置において、該表示用メモリへの
   書き込みデータを変換して書き込むための複数の変換特
   性をもつ変換手段を股・け、該複数の変換特性を表わ１
   す複数の信号を、書き変え可能な信号保持手段に保持さ
   せ、表示用メモリのアドレス範囲に従って、該複数の変
   換特性を選択させるよう制御することを特徴とする表示
   用メモリの書き込み制御回路。