JPS63251864A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、表示バッフ１のデータを操作することによっ
である位置から他の位置にイメージを移動させる機能を
もつ、画素を表わすデータ用の表示バッファを含む表示
システムに関する。

Ｂ、従来技術 表示画面上でイメージ（たとえば、文字）を移動させる
ために、普通ｒビット・ブロック転送」または「ビット
ＢＬＴＪと通常呼ばれている技術が開発されている。基
本的に、この技術では、元の位置すなわちソース位置お
よび宛先位置にあるイメージを識別する（たとえば、マ
ウスを使った）コマンドに応答して、画素を示すデータ
を自動的に複写してイメージを形成する論理回路を設け
る。

従来のビット・ブロック転送の実施態様では、メモリ位
置を読み取り、こうして得られたデータを他のメモリ位
置に書き込んで、イメージの１画素を複写する。ソース
（読取り）アドレスおよび宛先（書込み）アドレスを適
切に増分し、その動作を繰り返すことによって、任意の
大きさのイメージ（たとえば、テキストや図形文字）を
一時に１画素ずつ移動させることができる。

このプロセスは、表示されるイメージの画面を生成する
ために実際に走査される表示バッファの部分（すなわち
、表示バッファのオン・スクリーン部分）で、ある位置
から他の位置にイメージを複写するため、および表示バ
ッファのオフ・スクリーン（すなわち、見えない）部分
とオン・スクリーン部分の間でイメージを複写するため
に使用できる。この後者の技術は、全点アドレス可能（
ＡＰＡ）表示バッファで、記号を実際に表示すべきとき
、表示バッファのオフ・スクリーン部分に保持されてい
る記号定義を表示バッファのオン・スクリーン部分に複
写するために使用される。

Ｃ０発明が解決しようとする問題点 従来、これは、ストリング移動命令が設けられている場
合、それを使用できるシステム・マイクロプロセッサに
よって行なわれる。しかし、マイクロプロセッサ・シス
テムのバス帯域幅が限られ、また大きな表示では非常に
多量のデータが必要なため、得られるブロック転送速度
は比較的低い。

その結果、たとえば、マウスの移動に応じてリアル・タ
イムで画面上でイメージを移動させることは、（イメー
ジが極めて単純でない限り）通常不可能である。さらに
、オフ・スクリーン記憶域からオン・スクリーン記憶域
にイメージを移動させるにはかなりの時間がかかる。

本発明の目的は、従来技術の機構の欠点をもたない、ソ
ース位置から宛先位置にイメージを複写する機構を備え
た表示システムを提供することである。

Ｄ０問題点を解決するための手段 この目的は、各バッファ・ワードに複数のデータ・バイ
トを記憶するようにして画素を示すデータのバイトを記
憶するワード構成表示バッファ、およびソース位置から
宛先位置にイメージを複写する手段を含む表示システム
によって達成される。

前記複写手段は、表示バッファの第１組のワード位置か
ら、ソース位置にあるイメージの画素を示すデータ・バ
イトを含む１つまたは複数のソース・ワードのバースト
を読み取る手段、イメージの画素を示すデータ・バイト
がワード内で宛先順になっている１組の宛先ワードを形
成するように読取りソース・ワードのバースト中でデー
タ・バイトを再配列する手段、およびイメージの画素を
示すデータ・バイトが、宛先位置にあるイメージを表わ
すための正しい表示バッファのバイト位置に記憶される
ように、書込みバースト中の読取りソース・ワードの各
バーストから生成された宛先ワードを、表示バッファ内
の第２組のワード位置に書き込む手段から構成される。

本発明の好ましい実施例では、ソース・ワードのバース
ト中のデータ・バイトを再配列する手段は、データ・ワ
ードを選択可能な整数バイトだけ回転させるワード幅バ
レル・シフタ、イメージの画素を示す前記のデータ・バ
イトを一時的に記憶する先入れ先だしくＦ　Ｉ　ＦＯ）
バッファとして構成された複数のワード幅レジスタ、レ
ジスタ内の個々のバイトがアドレスできるＦＩＦＯバッ
ファ・アドレス論理回路、およびイメージの画素を示す
データ・バイトがワード内で宛先順になっている１組の
宛先ワードを形成するように読取リソース・ワードのバ
ースト中でデータ・バイトが再配列されるように、バレ
ル・シフタとＦＩＦＯバッファ・アドレス論理回路に制
御信号を送る制御論理回路を含んでいる。

Ｒ初の例では、バレル・シフタは、表示バッファから読
取りソース・ワードを受は取り、そのソース・ワードを
選択可能な整数バイトだけ回転させルヨウに、表示バッ
ファのデータ出力線に接続されている。ＦＩＦＯバッフ
ァのデータ入力線は、回転されたワードを受は取るよう
に、バレル・シックの出力線に接続され、ＦＩＦＯバッ
ファのデータ出力線は表示バッファのデータ入力線に接
続されている。制御論理回路は、バレル・シフタとＦＩ
ＦＯバッファ・アドレス論理回路に制御信号を送って、
バレル・シフタ内でワード境界を越えて回転された回転
ワードの任意のバイトが、ＦＩＦＯバッファのバレル・
シフタ内でワード境界を横切って回転されなかった回転
ワードの任意のバイトが記憶されているレジスタに隣接
するレジスタの適切なバイト位置に記憶され、それによ
ってイメージの画素を示す前記データ・バイトがワード
内で宛先順に記憶されている１組の宛先ワードが、ＦＩ
ＦＯバッフ１に記憶されるようにする。

別の例では、ＦＩＦＯバッファは、表示バッファから読
み取られたソース・ワードを受は取るように、表示バッ
ファのデータ出力線に接続されている。バレル・シック
の入力端は、Ｆ工ＦＯバッファから選択可能な整数バイ
トだけ回転すべきデータ・ワードを受は取るように、Ｆ
ＩＦＯバッファの出力線に接続され、バレル・シフタの
出力端は表示バッファのデータ入力線に接続されている
。制御論理回路は、バレル・シフタとＦＩＦＯバッファ
・アドレス論理回路に制御信号を送って、バレル・シッ
クのワード境界を横切って回転すべき前記データ・ワー
ドの任意のバイトが、バレル・シフタのワード境界を横
切って回転されない前記データ・ワードの任意のバイト
が読み取られるレジスタに隣接するレジスタの適切なバ
イト位置から読み取られ、それによってイメージの画素
を示すデータ・バイトが宛先順になっている１組の宛先
ワードが、バレル・シックの出力端で回転ワードによっ
て形成されるようにする。

上記の本発明の実施例では、ソース・ワードの１つまた
は複数のバーストを読み取る手段および宛先ワードを書
き込む手段は、そこからソース・ワードを読み取るべき
表示バッファの第１組のアドレスと、宛先ワードを書き
込むべき表示バッファの第２組のアドレスを生成する手
段を含んでいる。

制御論理回路は、表示バッフドアドレス生成手段に、Ｆ
ＩＦＯが一杯になるかまたはソース位置にあるイメージ
の画素を示すデータ・バイトを含むワードがなくなるか
どちらかの状態が先に生じるまで、読み取るべきソース
・ワードのバーストに対して前記第１組から一連のアド
レスを生成させ、次に表示バッファ・アドレス生成手段
に、ＦＩＦ”Ｏバッファでイメージを示すデータ・バイ
トがからになるまで、前記第２組から一連のアドレスを
生成して書込みアドレスのバーストを形成させる。さら
に、制御論理回路は、表示バッファのアドレスと、読取
りソース・ワードのバースト中でデータ・バイトを再配
列する手段の動作とを同期させて、適当な数のソース・
ワードのバーストが読み取られ、再配列され、表示バッ
ファ内の宛先位置に記憶された後、イメージがソース位
置から宛先位置に複写されるようにすることができる。

上記の表示システムは、表示画面上に表示すべき画素を
示すデータ・バイトを記憶するためのオン・スクリーン
部分と、表示画面上に表示されない画素を示すデータ・
バイト用のオフ・スクリーン部分とを含む。この場合、
ソース位置から宛先位置にイメージを複写する手段によ
り、オン・スクリーン部分またはオフ・スクリーン部分
のどちらかでイメージが複写でき、また前記の両部分間
でどちらの方向にもイメージが複写できる。

Ｅ、実施例 第１図は、本発明が実施できる表示アダプタを含むワー
クステージ１ンの概観を示す。このワークステージジン
はシステム・バス１２を介して接続されたいくつかの異
なるシステム・ユニットを含んでいる。システム・バス
１２は、データ・バス１４、アドレス・バス１８および
制御バス１８からなる。システム・バス１２には、マイ
クロプロセッサ（ＣＰＵ）１０、ランダム・アクセス・
メモリ（ＲＡＭ）２０、キーボード・アダプタ２８、表
示アダプタ３２、入出力アダプタ２２および通信アダプ
タ２６が接続されている。キーボード・アダプタ２８は
、キーボード３０をシステム・バス１２に接続するのに
使用される。本発明の具体的な実施例である表示アダプ
タ３２は、システム・バス１２を表示装置３４に接続す
る。同様に、入出力アダプタ２２は、入出力装置２４（
たとえば、ＤＡＳＤ）とシステム・バス１２を接続し、
通信アダプタ２６は、ワークステーションを上位プロセ
ッサなどの外部プロセッサ（図示せず）に接続し通信さ
せる。

表示アダプタ３２は、全点アドレス可能（ＡＰＡ）表示
バッフ１３６を含む。表示バッファ３６には画面上の個
々の画素に対応するデータを取り出すために表示装置が
アクセスできる（第２Ａ図参照）。データは表示画面の
走査と同期して取り出される。そうしやすくするために
、表示バッファ内の情報は、表示リフレッシュ回路の走
査順に編成される。表示バッファ３６は、表示装置によ
って走査される表示画面のオン・スクリーン部分すなわ
ち可視部分の他に、画面上に見えないイメージ（たとえ
ば、文字や記号定義）が記憶されるオフ・スクリーン部
分すなわち不可視部分をも含んでいる。

第２Ａ図は、見える通りに表示画面３８を示したもので
ある。画面は、それぞれｒＸＪ個の画素位置を含む行が
「Ｙ」本ある。図のように、画面の行は上端から下方に
向かって０がらｙ−ｔまでの番号が付けられている。同
様に、各行内の画素位置も、左から右に、０からＸ−ｔ
までの番号が付けられている。当然のことながら、この
番号付けはまったく任意に選択でき、他の番号付は方式
も選択できる。

第２Ａ図に示した画面を生成するため、データが表示バ
ッファ３６に記憶される。バッファ３６のオン・スクリ
ーン部分を第２Ｂ図に示す。

この特定の表示バッファは、３２ビツトのワードで編成
されている。各画素は、画素の輝度またはカラーあるい
はその両方を定義する８ビツト・バイトのデータで表わ
される。しかし、当然、他の表示バッファ編成も可能で
ある。たとえば、バッファは他の長さのワードで編成で
き、画素の輝度またはカラーあるいはその両方を定義す
るバイトを異なる数のビット（たとえば、８ビツト・ワ
ードや４ビツト・バイト）で編成することもできる。

説明を簡単にするため、表示バッファは、左上の画素に
対するバイトから始まり、各画素に対するバイトが、左
から右に、第１行、第２行と続いて、右下の画素に対す
るバイトで終わる、バッファ内のバイトの線形ストリー
ムとして下端から上方へと編成されているように示しで
あることに留意されたい。表示バッファは、第２Ａ図に
示した表示画面の個々の画素に対するイメージ・データ
を、奇数番号行に関するデータは表示バッファ内の最初
のアドレスから最初の順序で記憶され、偶数番号行に関
するデータは最初の順序の終わり以降に第２のアドレス
から始まる第２の順序で記憶されるように配列すること
により、インターリーブ走査技術（すなわち、奇数番号
行の走査と偶数番号行の走査を交互に行なう技術）を用
いて、リフレ・ンシュされる画面として編成することも
できる。・法として、表示バッフ１を、第２Ｂ図に示し
たー順序として編成し、表示走査論理回路に、イ゛ター
リーブ走査表示画面をサポートするため、バッファから
必要なデータを引き出す機能を設けることもできる。

第２Ａ図は、移動すべき長方形のイメージに対する画面
上のソース位置４０と宛先位置４２を表わす、２つの長
方形のブロック４ｏと４２を示す。

長方形のイメージは６個の画素からなる行を含み、その
左上端は当初画面位Ｗｌｂ１ａにある。宛先位置の左上
端はｄｖｃである。第２Ｂ図で、ソース長方形が表示バ
ッフ１内の４１に、１組の６バイト・データによって表
わされている。同様に、宛先長方形は、表示バッファ内
の４３に、１組の６バイト・データによって表わされて
いる。ソース長方形と宛先長方形に対する各１組のデー
タの表示バッファのワード境界に関する位置合せ（すな
わち、第２Ｂ図に示したビット・アドレス０乃至３１の
ブロックの左端または右端）は異なることに留意された
い。説明をしやすくするため、図にはただ１行の画素上
にある簡単なイメージを示しであることに留意されたい
。実際には、移動されるイメージは、通常もっと大きく
、通常は複数の行にまたがる。

このアダプタの表示バッファは、３２ビツト幅のＤＲＡ
Ｍのアレイがら形成されている。最小のアドレス単位は
３２ビツト・ワードである。しがし、表示バッファは、
個々のバイト活動開始を備えているので、各書込みアク
セスごとに必要に応じてＯないし４バイト（各８ビツト
）を書込み、その４バイトのうち残りの部分は変更しな
いままにすることもできる。このようにして、表示バッ
ファをＡＰＡバッファとして構成して、たとえ一時に４
バイト（すなわら、１ワード）がアドレスされるとして
も、事情に応じて各画素（すなわち、各８ビツト・バイ
ト）を選択的に書込み、あるいは書き込まないようにす
ることができる。

この点からみれば、表示画面上でイメージを移動する（
すなわち、単一バイトを連続的に読取り、。

その度にこうして得られたデータをバッファの等価な宛
先位置に書込み、それによって全イメージが複写される
まで単一画素を連続的に複写する）ために、従来技術の
手法を適用する゛ことが可能となるはずである。しかし
、この方法は、各バイトが順に処理されるので、非常に
遅い。ワード境界内のバイトの位置が第２Ｂ図に示すよ
うにソース・ワードと宛先ワードで異なっているため、
簡単に一時に１ワードを読取り書き込むのは不可能とな
る。

本発明では、表示バッファ・ワードのバーストを読取り
、処理し、記憶する手段を設けることによって、この問
題に対する解決策を提供する。

本明細書で記載する本発明の特定の実施例では、表示バ
ッファはＤＲＡＭとして実施され、ワード境界でもバイ
ト境界でもアクセスできるが、本発明はこうした編成に
限られるものではない。本発明は、バッファがワード境
界上でしかアクセスできず、バイト境界上ではアクセス
できない他の技術による表示バッファを用いても同様に
実施できる。

しかし、表示バッファがＤＲＡＭとして実施され、かつ
表示バッファ内の連続するワードが、４画素からなる連
続する画素の組を定義するように配列されている場合、
本発明のバースト動作を用いると、たとえばもう一つの
重要な性能上の利点をもたらすＤＲＡＭｒページ・モー
ド」機能が利用できる。「ページ・モード」はＤＲＡＭ
に従来から備わっている機能であり、その内部チップ編
成の結果として、ランダム位置よりも順次位置に対して
より迅速にアクセスできる。

第３図は、本発明の特定の実施例である第１図に示した
表示アダプタの、様々な機能要素間の相互関係を示す概
略構成図である。アダプタは制御論理回路４４を含み、
制御論理回路４４はアドレス・バス１６と制御バス１８
に接続されている。

制御論理回路４４には制御記憶装置４６が付随し、制御
記憶装置４６はワークステーションＲＡＭから初期設定
データを受は取るためにデータ・バス１４に接続されて
いる。

ソースＹレジスタ４８とソースＹレジスタ５０および宛
先Ｙレジスタ５２と宛先Ｘレジスタ５４の入力線も、後
で説明する初期設定データの一部として初期位置データ
を受は取るデータ・バス１４に接続されている。ソース
Ｙレジスタ４８とソースＸレジスタ５０および宛先Ｙレ
ジスタ５２と宛先Ｘレジスタ５４の出力線は、ソースＸ
カウンタ５６とソースＸカウンタ５８および宛先Ｙカウ
ンタ６０と宛先Ｘカウンタ８２にそれぞれ接続されてい
、る。演算論理回路６４は、その４つの入力線がそれぞ
れ４つのカウンタ５６．５８．６０１６２のそれぞれの
出力線に接続されている。演算論理回路６４の出力線は
、表示バッフ１３８のアドレス入力線に接続されている
。

表示バッファ３６のデータ出力線は、バレル・シフタ６
６の入力端に並列接続されている。バレル・シフタ６６
はそれ自体既知であり、その目的は、そこに入力された
データ・ワードを整数バイト位置だけ回転させることで
ある。バレル・シフタ６６のデータ出力端は、ＦＩＦＯ
バッファ６８のデータ入力線に並列接続されている。Ｆ
ＩＦＯバッファ６８は、複数の（この表示アダプタでは
、８個）ワード幅レジスタから形成されている。ＦＩＦ
Ｏバッファ６８は、アドレス論理回路７０を備えており
、ＦＩＦＯバッファ中の個々のバイトが個別にアドレス
でき、ＦＩＦＯバッファヘノテータデー線に同時に提示
される個々のバイトが異なるワード中に記憶できるよう
になっている。ＦＩＦＯバッファ・アドレス論理回路７
ｏは、ＦＩＦＯバッファ６８内のデータの始めと終わり
を指すバイト・ポインタを含み、それによってＦＩＦＯ
バッファ・アドレス論理回路７０はバッファが満杯の時
および空いている時を決定することができる。ＦＩＦＯ
バッファ６８のデータ出力線は表示バッファ３６のデー
タ入力線に接続されている。

図では分離しているように示しであるが、表示バッファ
３６のデータ入力線と出力線は、実際にはＦＩＦＯバッ
ファ６８の場合と同様に、共通でもよい。

制御論理回路４４は、制御入力端Ｃを介して、制御記憶
装置４６、ＹレジスタおよびＸレジスタ、Ｘカウンタお
よびＸカウンタ、演算論理回路６４、表示バッファ３６
、バレル・シフタ６６およびＦＩＦＯバッファ・アドレ
ス論理回路７ｏに接続されている。ＦＩＦＯバッファ・
アドレス論理回路７０は、また「バッファ満杯」信号お
よび「バッファから」信号を送るように、制御論理回路
４４に接続されている。

この特定の表示アダプタでは、図に示した様々な機能単
位が専用回路の形で設けられている。たとえば、論理装
置は組合せ論理回路によって実現されている。しかし、
本発明は、論理回路をソフトウェアおよびプロセッサを
ベースとするシステムとして実施する可能性を排除する
ものではない。

複写すべきイメージは表示アダプタによってバーストと
して処理される。制御論理回路は、まずソース位置にあ
るイメージを表わすバイトを含む表示バッファ・ワード
のバーストを表示バッファから読み出させる。これらの
ワードはバレル・シフタを通過し、そこで、必要に応じ
て回転されて、ＦＩＦＯバッファ内の適切なバイト位置
に記憶される。ＦＩＦＯバッファは、バッファ位置がバ
イト毎に、そして実際にはビット毎に宛先表示バッファ
・ワード位置に一致するという望ましい結果を得るため
に、同時に２つのアドレスに書き込む能力をもつ。

ソースが完全に読み取られ、あるいはＦＩＦＯバッファ
が満杯になったとき（どちらかが先に起こったとき）、
表示アダプタは自動的に読取りから書込みに切り替わり
、ＦＩＦＯバッファ内のデータ・ワードのバーストを表
示バッファの宛先位置に記憶させる。上記のプロセスに
より、バッファは書込みのために必要な書式のデータを
含むようになることに留意されたい。すなわち、各バッ
ファ・ワードは、対応する表示バッフトワードに未修正
で書き込める正しく位置合せされたデータを含む。

ソース長方形が大きすぎてＦＩＦＯバッファに入らない
場合、表示アダプタは、自動的にＦＩＦＯバッファを満
杯にする読取りバーストと宛先表示バッファ位置にＦＩ
ＦＯバッファをダンプする書込みバーストの間で切り替
わる。イメージのＸ次元のサイズとＦＩＦＯバッファの
サイズの比は、このプロセスにとって重要ではない。Ｘ
次元のサイズが大きいと、イメージの１つの行を移動さ
せるのに多（のバーストが必要になる。Ｘ次元のサイズ
が小さいと、１回のバーストでイメージの多数の行が転
送される。したがって、バッファは論理的に見えない。

第２Ａ図と第２Ｂ図に示した例では、ソース・イメージ
は２回の読取りバーストで完全に読み取られる（当然、
イメージのサイズが４×１画素であるありふれた場合で
は、バーストが１回の読取りしか含まないこともある）
。制御論理回路は、ソースＸアドレスおよび宛先Ｘアド
レスから、書込みバースト中に必要となる宛先ワード内
の位置に画素を得るために、右に１だけ回転する必要が
あることを計算する。さらに、別の論理回路が、ワード
内の最後の位置を占める画素を、ＦＩＦＯバッファの第
１、第２および第３位置にある画素の１つ前の位置に書
き込む必要があることを計算する。バイトｒｂ１　ａ＋
２Ｊ、ｒｂ、ａ＋１」、「ｂｌａ」はイメージのソース
位置では同じ表示バッ゛ファ・ワード（第２Ａ図の４１
）中にあるが、それと等価なバイトｒｄ１ｃ＋２Ｊ、「
ｄ１ｃ＋１」、「ｄｌｃ」は、宛先位置で異なる（隣接
する）メモリ・ワード（第２Ｂ図の４３）中にあること
が分かる。

本発明による表示システムの表示画面上でイメージをど
のように移動させるかをより十分に説明するために、第
４図と第５図の流れ図および第２Ａ図と第２Ｂ図を参照
する。

ただし、表示画面を更新するために表示アダプタが表示
バッファのデータを実際に修正する前に、初期設定段階
が必要である。

第１図のワークステーションで、プロセッサ１０は、デ
ータ・バス１４を介して表示アダプタ３２に位置決めデ
ータを送ることにより表示アダプタ３２を初期設定する
。位置決めデータは、イメージ・サイズ情報、イメージ
に対する初期位置すなわちソース位置と最終位置すなわ
ち宛先位置に関する情報、および走査方向情報からなる
。これらのデータは、マウスまたはキーボードからの命
令などによる走査から得られ、データ・バス１４を介し
て制御記憶装置４６に送られる。

ソース位置および宛先位置情報は、そのソース位置およ
び宛先位置にあるイメージの１つの隅（たとえば右下隅
）の画面位置のｒＸＪ値と「ｙ」値を含む。イメージ・
サイズ情報は、イメージの水平辺および垂直辺の長さを
画素数で定義する。

走査方向情報は、データの破損を回避するために、指示
された画面位置からソース・イメージ位置および宛先イ
メージ位置を走査すべき方向を決定する。イメージ位置
が誤った方向に走査された場合、イメージ位置が重なり
合うときある位置で古い画素データが読み出される前に
新しい画素データを受は取ることがあり得る。

第２図のブロックの場合、そのサイズと位置情報は以下
の通りである。

ソース位置情報・崇・・ｘ＝ａ＋５、ｙ＝ｂ；宛先位置
情報・・・・・・Ｘ：Ｃ＋５、ｙ＝＝ｃｉ　；サイズ情
報・・・・・・・・水平６画素、垂直１画素；走査方向
情報・・・・・・ｙ減少、Ｘ減少走査方向情報を計算す
るには、データが表示バッファ中で破損されないために
、イメージの画素をどの方向に処理する必要があるか（
すなわち、イメージを走査する必要のある方向）を決定
する必要がある。第２Ａ図と第２Ｂ図はソース長方形と
宛先長方形が重なり合わない場合を示しているが、実際
には、表示バッファのオン・スクリーン部分内でイメー
ジを複写するとき、ソース位置と宛先位置のイメージが
重なり合うのが普通である。目的は、表示バッファから
まだ読み出されていない画素データのバイトを含む位置
に書き込む必要がないようにすることである。このこと
は、イメージのソース位置と宛先位置を比較することに
より行なわれる。Ｘ方向またはＹ方向あるいはその両方
でのイメージの走査方向は、イメージの移動方向と逆に
なる。たとえば、イメージの宛先位置がソース位置の右
にある（すなわち、移動方向が右方向である）場合、走
査は右から左に行なわれる。

上記のソース位置および宛先位置情報は、長方形の「走
査」がそこから開始する画面位置を識別する。これらの
値は、イメージ位置情報、イメージ・サイズ情報および
走査方向情報から計算できる。

第２図に示した例では、宛先位置のｒｘＪ値およびｒＹ
Ｊ値がソース位置のそれより大きい場合、イメージを右
下から左上に走査すべきことが計算できる。また、ソー
ス・イメージおよび宛先イメージの位置が、イメージ処
理中のある段階でそれらのイメージの左上隅（すなわち
、ｂ％ａとｄｌｃ）によって定義される場合、右下の画
素位置が計算できる。このワークステーションでは、こ
れらの計算は、アダプタ中ではなく、プロセッサの制御
下でソフトウェアによって実行される。本発明の別の実
施例では、そのために専用組合せ論理回路を表示アダプ
タに組み込むこともできる。この場合、初期Ｙ値および
Ｘ値をまず制御記憶装置に読み込み、こうして計算され
た値を次に第３図で制御記憶装置とレジスタの間に示し
た点線を介して送る。どちらの場合でも、走査方向の指
示が制御記憶装置に記憶され、ソース・イメージおよび
宛先イメージの初期Ｙ値およびＸ位置が、それぞれレジ
スタ４８．５０．５２．５４に記憶される。

第２図の例ではレジスタに記憶される値は以下の通りで
ある： ソースＹレジスタ・・・・ｂ； ソースＸレジスタ・・・・ａ＋５； 宛先Ｙレジスタ・・・・・・ｄ； 宛先Ｘレジスタ・・・・・・ｃ＋５； 宛先ワード内でソース・ワードのバイトを位置合わせす
るためにバレル・シフタが実行しなければならない回転
のバイト数を決定するため、制御論理回路内に特殊な組
合せ論理回路が設けられている。必要な回転は、宛先Ｘ
位置の値からソースＸ位置の値を引き、その結果に切捨
て操作を施して、ワード中の画素数を記述するのに必要
なビット数を求めることによって計算される。これは、
実際にその通りだが、表示画面上に１行当り整数個のワ
ードがあり、かっ１ワード当りの画素数が２の累乗（た
とえば、この場合４）であると仮定している。本例では
、ソース・アドレスは「ａ＋５」であるが、宛先アドレ
スはｒｃ−Ｆ５Ｊであり、１つのメモリ・ワード中の画
素数を記述するのに必要なビット数は２（すなわち、１
ワード当り４バイト）である。すなわち、その計算は次
のようになる。

回転＝　（ｃ　−ａ　）　ｔｒｕｎｃ　２第２Ｂ図に示
すように、必要な回転は実際に左へ！バイトである。こ
の回転の値が、制御記憶装置４６に記憶され、バレル・
シフタ６６に供給される。

この初期設定情報が決定され記憶されると、表示アダプ
タはいつでも表示バッファ上で演算を開始できる状態に
ある。上記のすべての計算は、組合せ論理回路によって
直接実行されるので、表示アダプタ・ハードウェアのセ
ットアツプ中または表示アダプタ・ハードウェアの動作
中にマイクロプロセッサで時間がかかることはない。

第４図は、制御論理回路内の読取りバースト論理によっ
て実行される演算の論理流れを示し、第５図は、表示バ
ッファ内容の修正中に制御論理回路の書込みバースト論
理で実行される演算の論理流れを示す。これらの流れ図
は、図面に示した各ステップが別々の機械状態に関係す
ることを示唆するように意図されたものではない。複数
の演算か含まれているステップもあれば、実際には、組
合せ論理回路によって並列に実行されるステップもある
。どんな実施態様でも、その目的は、クロック状態の数
を最小にすることである。

ステップ８０で、ソース位置にあるイメージの左下部分
のＸ座標を表わす画面位置の値すが、ソースＸレジスタ
４８からソースＹカウンタ５８にロードされる。

ステップ８１では、ソース位置のイメージの右下部分の
Ｘ座標を表わす画面位置の値ａ＋５が、ソースＸレジス
タ５０からソースＸカウンタ５８にロードされる。

ステップ８２で、制御論理回路４４が、ＦＩＦＯバッフ
ァ６８が満杯かどうかを検査する。これは、ＦＩＦＯバ
ッファ・アドレス論理回路７０からの制御出力を検査す
ることによって行なわれる。

ステップ８３で（すなわち、ＦＩＦＯバッファが満杯の
場合）、第５図に示された後に拡大される書込みバース
トを制御する論理に制御権が移る。

ステップ８４で、書込みバーストから戻るとき、または
ＦＩＦＯバッファ６８が満杯でなかった場合、制御論理
回路４４は、演算論理回路６４にソースＹカウンタ５６
およびソースＸカウンタ５８の現在の値によって示され
る画面上の位置に表示される画素のデータ・バイトを含
む表示バッファ３６内のワードのアドレスを計算させる
。実行される実際の計算は、表示バッファ３６の編成、
１ワード当りの画素数などによって変わる。

ステップ８５で、制御論理回路４４は、計算されたワー
ド・アドレスが新しいソース・ワードのアドレスである
かどうか判定する。計算されたアドレスがソース・イメ
ージに対して計算した最後のワード・アドレスと同じで
ある場合、ステップ８７に制御権が移る。

ステップ８６（すなわち、計算したアドレスが新しかっ
た場合）で、制御論理回路４４は、演算論理回路６４に
よって指示された表示バッファ・ワードを表示バッファ
からバレル・シフタ６６に読み出させる。バレル・シフ
タ６６内で、そのワードは、制御論理回路４４によって
、必要と判定されたバイト数だけ回転される。バレル・
シフタ８６は組合せ論理回路から形成されており、した
がって画素を余分のクロック・サイクルなしで、ソース
・ワード中の位置から宛先ワード中の位置へ回転するこ
とができる。

回転されたワードは、バレル・シフタ６６の出力端に現
われ、制御論理回路４４の制御下でＦＩＦＯバッファ・
アドレス論理回路７０によってアドレスされるＦＩＦＯ
バッフＴ６８内の適切なノイイト位置に書き込まれる。

レジスタ内のノ（イト位置は個別に使用可能にでき、し
たがってＦＩＦＯバッフドアドレス論理回路７０は隣接
する２つのレジスタ中で同時に当該のバイトにアドレス
できることを思い起こされたい。バレル・シック６６内
でワード境界を横切って回転された回転ワード中の任意
のバイトは、ＦＩＦＯバッファ６８内の、バレル・シッ
ク６６内でワード境界を横切って回転されなかった回転
ワード中の任意の）くイトが記憶されるレジスタに隣接
するレジスタの適切なバイト位置に記憶される。この例
では、１ワード当りのバイト数は４であり、その回転は
工なので、ソース・ワード内でバイト３を占有する画素
（ｆなわち、第２Ｂ図に示した左側のワード位置のバイ
ト）だけが、ワード境界を横切って回転される。

ステップ８７で、ステップ８６に続いて、あるいは表示
バッファ３６のソース・ワード・アドレスが前に決定さ
れた表示バッファ３６のソース・ワード・アドレスと同
じであった場合はステップ８５に続いて、制御論理回路
４８は、長方形イメージの水平方向の長さくすなわち、
水平サイズ）から、現在の画素の行に対してさらに表示
バッファ・アドレスの計算を行なうべきかどうかを判定
する。

これは、制御論理回路４４内で現在の行で処理された画
素の数のカウントを維持することによって行なわれる。

まだ画素がある場合、制御論理回路４４は、「Ｘ減分」
指示が制御記憶装置４６に記憶されたときに、ソースＸ
カウンタ５８を減分する。次にステップ８２に制御権が
戻る。

イメージの現在の行にこれ以上画素がない場合、ステッ
プ８８に制御権が移る。

ステップ８８で、制御論理回路４４は、長方形イメージ
の垂直方向の長さくすなわち、垂直サイズ）から、イメ
ージに対して処理すべき行がまだあるかどうか判定する
。これは、制御論理回路４４内で現在のイメージに対し
て処理された行の数のカウントを維持することによって
行なわれる。

まだ行がある場合、制御論理回路４４は、「ｙ減分」指
示が制御記憶装置４６に記憶されたときに、ソースＸカ
ウンタ５６を減分する。次にステップ８１に戻り、制御
論理回路４４は、Ｘ座標の位置の値ａ　＋５を、ソース
Ｘレジスタ５０からソースＸカウンタ５８にロードさせ
る。

ステップ８９で、表示バッファ３６のソース位置のイメ
ージ画素に関連するデータ・ノくイトがもうないとき、
制御論理回路４４は、書込み／（−スト論理に制御権を
渡す。書込みバースト論理から制御権が戻ると、イメー
ジ複写動作は完了し、制御論理回路４４はその動作を終
了する。

ステップ９０で、書込みバーストに入ると、イメージの
処理中に、書込みバーストへ最初に入ったときはステッ
プ９１に、あるいはそうでない場合はステップ９５に制
御権が移る。

ステップ９１で、宛先位置にあるイメージの右下部分の
Ｘ座標に対する画面位置の値ｄが、宛先Ｙレジスタ５２
から宛先Ｙカウンタ６０にロードされる。

ステップ９２で、宛先位置にあるイメージの右下部分の
Ｘ座標の画面位置の値ｃ＋５が、宛先Ｘレジスタ５４か
ら宛先Ｘカウンタ６２にロードされる。

ステップ９３で、制御論理回路４６は、表示バッフ１３
６の宛先ワード位置に書き込むべきバイトを含むＦＩＦ
Ｏバッファ・ワードがまだあるかどうか検査する。これ
は、ＦＩＦＯバッファ・アドレス論理回路７０からの制
御出力を検査することによって行なわれる。

ステップ９４で（すなわち、読み出すべきＦ’ＩＦＯバ
ッフＴ・ワードがもうない場合）、先にそこから書込み
バースト論理に制御権が移された読取りバースト論理の
ステップ８３または８９に制御権が戻る。

ステップ９５で（すなわち、表示バッファ３８に書き込
むべきＦＩＦＯバッファ・ワードがある場合）、制御論
理回路４４は、演算論理回路６４に、宛先Ｙカウンタ６
０と宛先Ｘカウンタ６２の現在の値によって示される画
面上の位置に表示される画素のデータ・バイトを含む表
示バッファ３６内のワードのアドレスを計算させる。実
行される実際の計算は、表示バッファ３６の編成、１ワ
ード当りの画素数などによって変わる。

ステップ９６で、制御論理回路４４は、計算されたアド
レスが新しい表示バッファーアドレスであるかどうか判
定する。計算されたアドレスが新しいものでない場合、
ステップ９８に制御権が移る。

ステップ９７で（すなわち、計算されたアドレスが新し
かった場合）、制御論理回路４４は、次のＦＩＦＯバッ
フトワードを演算論理回路６４によって指示された表示
バッファ・ワードに書き込ませる。実際には、イメージ
の一部をなすワード中のバイトだけが表示バッファに書
き込まれる。

制御論理回路４４は、イメージの一部をなさない表示バ
ッファ３６内のバイトの破損を避けるため、宛先ワード
中のイメージの画素を示すバイトの位置を、演算論理回
路６４によって指示された表示バッフドアドレス内に書
き込ませる。制御論理回路４４は、ＦＩＦＯバッファ６
８内のバイトをカウントすることによって、どのバイト
を書き込むべきかを追跡する。

ステップ９８で、ステップ９７に続いて、あるいは表示
バッファの宛先ワード・アドレスが最後に計算された表
示バッファ３６の宛先ワード・アドレスと同じであった
場合はステップ９６に続いて、制御論理回路４４は、長
方形イメージの水平方向の長さから、現在の画素の行に
対してさらに表示バッファ３６の宛先ワードの計算を行
なうべきかどうかを判定する。これは、制御論理回路４
４内で現在の行で処理された画素の数のカウントを維持
することによって行なわれる。

まだ画素がある場合、制御論理回路４４は、「Ｘ減分」
指示が制御記憶装置４６に記憶されたときに、宛先Ｘカ
ウンタ６２を減分する。次にステップ９３に制御権が戻
る。

イメージの現在の行にこれ以上画素がない場合、ステッ
プ９９に制御権が移る。

ステップ９９で、制御論理回路４４は、「Ｘ減分」指示
が制御記憶装置４６に記憶されたときに、宛先Ｙカウン
タ６２を減分する。次にステップ９２に戻り、制御論理
回路４４は、Ｘ座標の位置のｃ＋５を、宛先Ｘレジスタ
５４から宛先Ｘカウンタ６２にロードきせる。これが行
なわれる前にＦＩＩｉ”Ｏバッファ６８からバイトがか
らになるとき、イメージに対して処理すべき行がまだあ
るかどうか判定する必要はない。

本願で特許請求する発明の具体的な実施例について説明
してきたが、当然のことながら、本発明の範囲内で様々
な修正や別の構造が可能である。

たとえば、バレル・シフタ６６とＦＩＦＯバッファ６８
の位置を逆にして、ソース位置にあるイメージを示すデ
ータのワードは直接ＦＩＦＯバッファ６８に読み取り、
次いで、ＦＩＦＯバッフＴ６８の特殊アドレス機構を使
ってデータ・ワードをコンパイルし、それをバレル・シ
フタ６６に送ることができる。バレル・シフタ６６内で
、それらのデータ・ワードは回転されて宛先ワードを形
成し、次いで、表示バッファ３６の宛先位置に記憶され
る。表示システムのこうした実施例では、ＦＩＦＯバッ
ファ６８は、表示バッファ３６から読み出されたソース
・ワードを受は取るように、表示バッファ３６のデータ
出力線に接続されている。バレル・シフタ６６の入力端
は、ＦＩＦＯ，（ッファ６８からデータ・ワードを受は
取って選択可能な整数バイトだけ回転させるように、表
示バッファ３６のデータ出力線に接続され、バレル・シ
フタ６６の出力端は表示バッファ３６のデータ入力線に
接続されている。制御論理回路は、バレル・シフタ６６
とＦＩＦＯバッファ・アドレス論理回路７０に制御信号
を供給して、バレル・シフタ６８内でワード境界を横切
って回転すべき前記データ・ワードの任意のバイトが、
バレル・シフタ６６内でワード境界を横切って回転され
ない前記データ・ワードの任意のバイトが読み取られる
レジスタに隣接するレジスタの適切なバイト位置から読
み取られるようにする。このようにして、イメージに対
する画素を示す前記データ・バイトが宛先順になってい
る１組の宛先ワードが回転ワードによってバレル・シフ
タ６８の出力端で形成される。

上記で具体的に説明した実施例では、画面上に表示され
る領域は長方形である。しか゛し、希望するなら、表示
アダプタ３２にマスク論理回路を組み込むことによって
、長方形でないイメージを複写する機能を設けることも
できる。簡単に言うと、これは、第１図のワークスチー
シロン中で、ワークステーションＲＡＭ２０から表示バ
ッフ１３６のオフ・スクリーン部分にマスク境界情報を
転送し、続いて前記の説明で説明したように長方形の領
域に対するイメージ・データを複写することによって実
現できる。しかし、この場合、制御論理回路は、マスク
境界の外にある画面部分に関するデータ項目を無視させ
るので、境界内にある長方形のイメージ領域部分だけが
ずらされる。

表示バッフ１３６にデータ・バイトを単に書き込む代わ
りに、イメージに対する画素を示すバイトを宛先位置に
すでに記憶されているバイトと論理的に組み合わせて、
表示画面上で特定の効果を実現したい場合がある。これ
は、別の演算論理回路を設けて、ソース位置と宛先位置
の間で算術演算および論理演算が行なえるようにするこ
とによって実現できる。各画素はこうした論理回路内で
個別に効果的に処理できるが、実際には、いくつかの画
素が同時に処理できる。各画素に対する演算には、次の
ようなタイプのものがある。

宛先：＝ソース（演算）宛先 ただし、演算は排他的論理和、論理積などである。

さらに、シザリング論理回路を用いて、表示バッファ３
６の領域を（複写からではなく）書込みから保護するこ
とができる。たとえば、表示画面上のウィンドーの外側
の領域またはオフ・スクリーン記憶域内の領域をこのよ
うにして保護することができる。

上記の説明では、第３図に部分的に示した表示アダプタ
を、本発明にもとづく表示装置の特定の実施例として示
してきた。しかし、特許請求の範囲で使用した表示装置
という用語はそれに限定されるものではない。表示アダ
プタを含むワークスチーシロンも表示装置として記載す
ることができる。したがって、当然のことながら、本明
細書で使用する表示装置乃至表示システムという用語は
、ワークステーションまたは、その中で表示アダプタが
個別に識別できるものであれできないものであれ、特許
請求の範囲に当てはまる他のいかなるシステムをその範
囲内に含む。また、本発明の特定の実施例では論理回路
は組合せハードウェア論理回路の形をとっているが、本
発明は、その論理回路によって実現される１つまたは複
数の機能がソフトウェアの形で実施されることをもその
範囲内に含むものである。

Ｆ０発明の効果 本発明による表示装置を用いると、英数字、テキストさ
らには図形イメージをも（たとえば、マウスの移動によ
って）リアル・タイムで表示画面上で移動させることが
でき、したがってあらゆる種類のイメージを含む画面の
編集（たとえば、デスク・トップ・パブリッシングでの
ページ構成など）が容易になる。その画素の定義がオフ
・スクリーン部分に保持されている記号（たとえば、文
字）を表示するために全点アドレス可能（ＡＰＡ）表示
バッファのオフ・スクリーン部分からオン・スクリーン
部分にイメージを迅速に複写することが可能である。こ
のようにして、英数字、テキストさらには図形をも含む
イメージの画面を、通常コード化バッファ英数字のみの
表示に関連する性能をもつＡＰＡ図形表示バッファによ
って駆動される図形表示装置上で作成することができる
。

【図面の簡単な説明】

第１図は、ワークスチーシロンの構成図である。 第２Ａ図と第２Ｂ図は、それぞれ、表示画面上の感知さ
れた画素位置と、それらの画素を示すデータ用の表示バ
ッファ内の対応する記憶位置との関係を示す概略図であ
る。 第３図は、第１図に含まれている表示アダプタのいくつ
かの実施態様を示す概略構成図である。 第４図と第５図は、第３図の表示アダプタの動作の態様
を示す流れ図である。 １２・・・・ワークスチーシロン、１４・・・・データ
・バス、１６・・・・アドレス・バス、１８・・・・制
御バス、２０・・・・ランダム・アクセス・メモリ、３
２・・・・表示アダプタ、３４・・・・表示装置、３６
・・・・表示バッフ１．４４・・・・制御装置、４６・
・・・制御記憶Ｂ置、４８．５０・・・・ソーース・レ
ジスタ、５２．５４・・・・宛先レジスタ、５６．５８
・・・・ソース・カウンタ、６０１６２・・・・宛先カ
ウンタ、６４・・・・演算論理回路、６６・・・・バレ
ル・シフタ、６８・・・・ＦＩＦＯバッファ、７０・・
・・ＦＩＦＯバッファ・アドレス論理回路。 亜 第２Ａ図

Claims (1)

1. 【特許請求の範囲】 各バッファ・ワードに複数のデータ・バイトを記憶する
   ようにして画素を示すデータのバイトを記憶するワード
   構成表示バッファと、 ソース位置から宛先位置にイメージを複写する手段とを
   含み、 前記複写手段が、表示バッファの第１組のワード位置か
   ら、ソース位置にあるイメージの画素を示すデータ・バ
   イトを含む１つまたは複数のソース・ワードのバースト
   を読み取る手段、 イメージの画素を示すデータ・バイトがワード内で宛先
   順になっている１組の宛先ワードを形成するように読取
   りソース・ワードのバースト中でデータ・バイトを再配
   列する手段、および イメージの画素を示すデータ・バイトが、宛先位置にあ
   るイメージを表わすための正しい表示バッファのバイト
   位置に記憶されるように、書込みバースト中の読取りソ
   ース・ワード中の各バーストから生成された宛先ワード
   を、表示バッファ内の第２組のワード位置に書き込む手
   段を含むことにより成る表示装置。