JPS60129791A - ビツトアクセスメモリ装置 - Google Patents
ビツトアクセスメモリ装置Info
- Publication number
- JPS60129791A JPS60129791A JP58238202A JP23820283A JPS60129791A JP S60129791 A JPS60129791 A JP S60129791A JP 58238202 A JP58238202 A JP 58238202A JP 23820283 A JP23820283 A JP 23820283A JP S60129791 A JPS60129791 A JP S60129791A
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- JP
- Japan
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- bit
- data
- bits
- ram
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディスプレイ装置への画像表示に適したビッ
トアクセスメモリ装置に関するものである。
トアクセスメモリ装置に関するものである。
従来例の構成とその問題点
近年、コンピーータの発展と共にグラフィックディスプ
レイを用いて高速な拡大、縮小、移Ｕノ。
レイを用いて高速な拡大、縮小、移Ｕノ。
回転などの図形処理やイメージ処理に対する要望が高ま
ってきており、又、画像情報が多様化してくるにしたが
って汎用性の高いグラフィックディスプレイが望まれて
いる。そのために、ビット・マツプ・ディスプレイまた
はフレーム・バッファ・システムと呼ばれる型式のグラ
フィックディスプレイが普及している。
ってきており、又、画像情報が多様化してくるにしたが
って汎用性の高いグラフィックディスプレイが望まれて
いる。そのために、ビット・マツプ・ディスプレイまた
はフレーム・バッファ・システムと呼ばれる型式のグラ
フィックディスプレイが普及している。
以下に従来からビット・マツプ・ディスプレイに使われ
ているメモリ装置について説明する。
ているメモリ装置について説明する。
第１図は従来のピント・マツプ型グラフィックディスプ
レイの構成を示したものであり、１はＣＲＴコントロー
ラ、２はＣＲＴ上の画像データに対応している書込み／
読出し可能なＲＡＭ、３はシフトクロックが入力される
度に１ビツトシフトするシフトレジスタ、４はビデオ信
号作成回路、６はＣＲＴディスプレイ（以下ＣＲＴと略
す。）である。以下に、その動作について説明する。
レイの構成を示したものであり、１はＣＲＴコントロー
ラ、２はＣＲＴ上の画像データに対応している書込み／
読出し可能なＲＡＭ、３はシフトクロックが入力される
度に１ビツトシフトするシフトレジスタ、４はビデオ信
号作成回路、６はＣＲＴディスプレイ（以下ＣＲＴと略
す。）である。以下に、その動作について説明する。
ＣＲＴコントローラ１はＣＲＴｓ上に表示したいデータ
をＲＡＭ２に格納し、格納したことを確認した後、画像
データをＲＡＭ２より読み出してシフ）Ｌ／レジスタに
１ワードのデータを格納スル。
をＲＡＭ２に格納し、格納したことを確認した後、画像
データをＲＡＭ２より読み出してシフ）Ｌ／レジスタに
１ワードのデータを格納スル。
シフトレジスタ３にデータが書込まれると、ＣＲＴコン
トローラ１によりシフトレジスタ３にシフトクロックが
入力される度にシフトレジスタ３はデータを１ビツトず
つシフトしてビデオ信り作成回路４に１ビツト出力され
、上記１ビツトのデータがＣＲＴＳ上に表示される。し
かしながら、この従来装置の場合には、ビデオ信号の作
成のために並列直列変換用のシフトレジスタを用いてい
る関係で定められた順列でしかＲＡＭ２のデータを読み
出すことができず、そのデータを１ビツトずつランダム
にＣＲＴ５に画像表示することができない。拡大、Ｎ小
、移動１回転などの図形処理をする場合は、ＲＡＭ２の
データを書き換えなければならないので、画面上の図形
処理の速度が遅くなるという欠点を有していた。
トローラ１によりシフトレジスタ３にシフトクロックが
入力される度にシフトレジスタ３はデータを１ビツトず
つシフトしてビデオ信り作成回路４に１ビツト出力され
、上記１ビツトのデータがＣＲＴＳ上に表示される。し
かしながら、この従来装置の場合には、ビデオ信号の作
成のために並列直列変換用のシフトレジスタを用いてい
る関係で定められた順列でしかＲＡＭ２のデータを読み
出すことができず、そのデータを１ビツトずつランダム
にＣＲＴ５に画像表示することができない。拡大、Ｎ小
、移動１回転などの図形処理をする場合は、ＲＡＭ２の
データを書き換えなければならないので、画面上の図形
処理の速度が遅くなるという欠点を有していた。
発明の目的
本発明は、」上記の従来の問題点を解消するもので、拡
大、縮小、移動２回転などの図形処理を高速で行なうこ
とができるビットアクセスメモリ装置を捉供することを
目的とする。
大、縮小、移動２回転などの図形処理を高速で行なうこ
とができるビットアクセスメモリ装置を捉供することを
目的とする。
発明の構成
本発明は、ＲＡＭのデータアクセス時間だけｎビットア
ドレスの入力を遅らせて出力する遅延回路と、ＲＡＭよ
り読み出された１ワードのデータを保持するバッファー
と、バッファより出力された１ワードのデータのどのビ
ットを出力するかをデコードするマルチプレクサを備え
だビットアクセスメモリ装置であり、ＲＡＭ内のデータ
を１ビツトずつランダムアクセス可能はすることにより
、高速な図形処理を行なうことのできるものである。
ドレスの入力を遅らせて出力する遅延回路と、ＲＡＭよ
り読み出された１ワードのデータを保持するバッファー
と、バッファより出力された１ワードのデータのどのビ
ットを出力するかをデコードするマルチプレクサを備え
だビットアクセスメモリ装置であり、ＲＡＭ内のデータ
を１ビツトずつランダムアクセス可能はすることにより
、高速な図形処理を行なうことのできるものである。
実施例の説明
第２図は本発明の実施例におけるビットアクセスメモリ
装置を示すものである。第２図において、９はビットア
クセスメモリ装置部を示しており、２ｍ＋０ビツト（ｍ
≧、ｎ≧１）の記憶容量を持つＲＡＭ２と、ＲＡＭ２よ
り読み出されだ１ワードのデータを保持するバッファ６
と、ＲＡＭ２にｍビットのアドレス情報を印加してから
データカ読み出されるまでのアクセス時間だけｎビ・ノ
ドのピントアドレスを指定する入力信りを遅らせて出力
する遅延回路７と、遅延回路７の出力によりノ（ツファ
６の出力データの中から１ビツトをデコードするマルチ
プレクサ８より構成されている。４は゛・：、 、Ｊｘ
Ｈ ビデオ信号作成回路、６はＣＲＴ、１はＣＲＴコントロ
ーラである。
装置を示すものである。第２図において、９はビットア
クセスメモリ装置部を示しており、２ｍ＋０ビツト（ｍ
≧、ｎ≧１）の記憶容量を持つＲＡＭ２と、ＲＡＭ２よ
り読み出されだ１ワードのデータを保持するバッファ６
と、ＲＡＭ２にｍビットのアドレス情報を印加してから
データカ読み出されるまでのアクセス時間だけｎビ・ノ
ドのピントアドレスを指定する入力信りを遅らせて出力
する遅延回路７と、遅延回路７の出力によりノ（ツファ
６の出力データの中から１ビツトをデコードするマルチ
プレクサ８より構成されている。４は゛・：、 、Ｊｘ
Ｈ ビデオ信号作成回路、６はＣＲＴ、１はＣＲＴコントロ
ーラである。
以」二のように構成された木実施例のビットアクセスメ
モリ装置について以下その動作を説明する。
モリ装置について以下その動作を説明する。
ＣＲＴコントローラ１が画像データをＲＡＭ２に書込む
時は、書込み信号ＷＴをアクティブにしてＲＡＭ２にｍ
ビットのアドレス情報を送り、Ｃ８信号をアクティブに
してＣＲＴコントローラ１よりＲＡＭ２に２ｎビツトの
データを書込む。
時は、書込み信号ＷＴをアクティブにしてＲＡＭ２にｍ
ビットのアドレス情報を送り、Ｃ８信号をアクティブに
してＣＲＴコントローラ１よりＲＡＭ２に２ｎビツトの
データを書込む。
次に、ＣＲＴコントローラ１がＣＲＴ５にＲＡＭ２の画
像データを表示するｍ１作を説すコする。ＣＲＴコント
ローラ１は、ビットアクセスメモリ装置９の１ビツトの
データを読出す場合、Ｃ８信号をアクティブにし、ｏＥ
倍信号アクティブにして（ｍ＋ｎ）ビットのアドレス情
報をビットアクセスメモリ装置９に送る。上記（ｍ＋ｎ
）ビットのアドレス情報の上位ｍビットでＲＡＭ２のア
ドレスを指定し、下位ｎビットで２ｎピントからなる１
ワード内のデータのビットアドレスを指定する。
像データを表示するｍ１作を説すコする。ＣＲＴコント
ローラ１は、ビットアクセスメモリ装置９の１ビツトの
データを読出す場合、Ｃ８信号をアクティブにし、ｏＥ
倍信号アクティブにして（ｍ＋ｎ）ビットのアドレス情
報をビットアクセスメモリ装置９に送る。上記（ｍ＋ｎ
）ビットのアドレス情報の上位ｍビットでＲＡＭ２のア
ドレスを指定し、下位ｎビットで２ｎピントからなる１
ワード内のデータのビットアドレスを指定する。
（ｍ＋ｎ）ビットのアドレス情報のうち、上位ｍビット
のアドレス情報がＲＡＭ２に印加され、２ｎビツトのデ
ータが出力されると、ＣＲＴコントローラ１はバッファ
６のラッチ信づ・をアクティブに ′し ２ｎビツトの
データをバッファ６に保持させ同時に、バッファ６はマ
ルチプレクサ８に２ｎビットのデータを出力する。一方
、（ｍ＋ｎ）ビットのアドレス情報のうちｎビットの１
ワード内のビットアドレス情報が遅延回路７に入力され
、ＲＡＭ２のデータアクセス時間だけ遅れてマルチプレ
クサ８に出力されると、上記バッファ６よりマルチプレ
クサ８に出力された２ｎビツトのデータのうち１ビツト
がデコードされ、ビデオ信号作成回路４に入力される。
のアドレス情報がＲＡＭ２に印加され、２ｎビツトのデ
ータが出力されると、ＣＲＴコントローラ１はバッファ
６のラッチ信づ・をアクティブに ′し ２ｎビツトの
データをバッファ６に保持させ同時に、バッファ６はマ
ルチプレクサ８に２ｎビットのデータを出力する。一方
、（ｍ＋ｎ）ビットのアドレス情報のうちｎビットの１
ワード内のビットアドレス情報が遅延回路７に入力され
、ＲＡＭ２のデータアクセス時間だけ遅れてマルチプレ
クサ８に出力されると、上記バッファ６よりマルチプレ
クサ８に出力された２ｎビツトのデータのうち１ビツト
がデコードされ、ビデオ信号作成回路４に入力される。
その後、ビデオ信号作成回路４で１ビツトのデータがビ
デオ信号に変換され、ＣＲＴ５上に画像データが表示さ
れる。第３図は第２図の本発明のビットアクセスメモリ
装置を用いたビットマツプ型ディスプレイを用いてＣＲ
Ｔ上の図形を、横方向に％、縦方向に３ＡＭ小して面積
比イに縮小した例を示した。第３図（、）は面積比で％
に縮小される原図形が表示されているＣＲＴＪ、−の一
画面を示したもので、第２図においてｎ−４、つまり１
ワードが１６ビツト構成のＲＡＭ２を用いてＣＲＴ上に
図形を表示している例である。第３図（、）において、
八〇””１５ は第２図ＲＡ Ｍ ２のアドレスを示し
ており、０〜１６は各アドレスデータのビットを示して
いる。第３図（、）に示しているように、第２図ＲＡＭ
２の各ビ。
デオ信号に変換され、ＣＲＴ５上に画像データが表示さ
れる。第３図は第２図の本発明のビットアクセスメモリ
装置を用いたビットマツプ型ディスプレイを用いてＣＲ
Ｔ上の図形を、横方向に％、縦方向に３ＡＭ小して面積
比イに縮小した例を示した。第３図（、）は面積比で％
に縮小される原図形が表示されているＣＲＴＪ、−の一
画面を示したもので、第２図においてｎ−４、つまり１
ワードが１６ビツト構成のＲＡＭ２を用いてＣＲＴ上に
図形を表示している例である。第３図（、）において、
八〇””１５ は第２図ＲＡ Ｍ ２のアドレスを示し
ており、０〜１６は各アドレスデータのビットを示して
いる。第３図（、）に示しているように、第２図ＲＡＭ
２の各ビ。
ットのデータが画面上に対応している。第３図（ａ）の
図形は、縦方向に％、横方向に３Ａ縮小して面積比％に
縮小できるように、第３図（ａ）の破線で示したように
横方向に２ドツト縦方向に２ビツト合計４ドツトを一画
素として、図形を表示しである。
図形は、縦方向に％、横方向に３Ａ縮小して面積比％に
縮小できるように、第３図（ａ）の破線で示したように
横方向に２ドツト縦方向に２ビツト合計４ドツトを一画
素として、図形を表示しである。
第３図（ｂｌの図形は第３図−＜ａ）の図形を面積比で
％に縮小したものである。画面上の図形をＲＡＭのアド
レスの指定を変えるだけで縦方向に％、横方向に％、面
積比ＫＫ線縮小る方法を以下に説明する。
％に縮小したものである。画面上の図形をＲＡＭのアド
レスの指定を変えるだけで縦方向に％、横方向に％、面
積比ＫＫ線縮小る方法を以下に説明する。
第３図（ａ）に示すように画面上にアドレス’０−Ａ１
５のデータを順番に画面上に表示する変わりに八〇〜Ａ
１６のアドレスを１アドレスおきにアクセスし、各アド
レスのデータも１ビツトおきにアクセスして画面に表示
すると、第３図（ｂｌのように面積比５ＡＶＣＢ小する
ことができる。第４図は本実施例のビットマツプ型ディ
スプレイを用いて第３図（、）に示す画面上の図形を面
積比％に縮小するための動作を説明するだめのフローグ
ーヤードである。
５のデータを順番に画面上に表示する変わりに八〇〜Ａ
１６のアドレスを１アドレスおきにアクセスし、各アド
レスのデータも１ビツトおきにアクセスして画面に表示
すると、第３図（ｂｌのように面積比５ＡＶＣＢ小する
ことができる。第４図は本実施例のビットマツプ型ディ
スプレイを用いて第３図（、）に示す画面上の図形を面
積比％に縮小するための動作を説明するだめのフローグ
ーヤードである。
その動作を説明すると、ステップ１０では、第２図にお
いてＣＲＴコントローラ１がＲＡＭ２にアドレス情ｆｆ
１Ａ１ を印加してＡ１ のデータをバッファ６に保持
して、遅延回路７にｎ ＝ １のビットアドレス情報を
出力する。ステップ１１では、Ａ１番地の１ビツト目の
データを画面上に表示する。
いてＣＲＴコントローラ１がＲＡＭ２にアドレス情ｆｆ
１Ａ１ を印加してＡ１ のデータをバッファ６に保持
して、遅延回路７にｎ ＝ １のビットアドレス情報を
出力する。ステップ１１では、Ａ１番地の１ビツト目の
データを画面上に表示する。
ステップ１２は、Ａ１番地の１５ビツト目までデータを
６画面に表示していなければ、ステップ１６によってｎ
＝ ｎ ＋２にして、第２図において、ＣＲＴコント
ローラ１はＲＡＭ２をアクセスする−することをしない
で、バッファ６の更新されたｎビット［１のデータをス
テップ１１でＣＲＴ上に表示する。以上のような動作を
ステップ１２においてｎ＝１５になるまで続ける。ステ
ップ１３を実行しｍ−１５でなければ、ステップ１６で
ｍ ＝ ｍ」−２にして、第２図においてＣＲＴコント
ローラ１はＲＡＭ２に更新されたアドレス情報を印加し
て読み出された動作をバッファ６に保持し、ビットアド
レスｎ ＝ １を遅延回路７に出力してステンになると
、画面表示を終えて第３図（ｂ）のような縦方向に％、
横方向に３Ａ縮小、面積比％の縮小ができる。
６画面に表示していなければ、ステップ１６によってｎ
＝ ｎ ＋２にして、第２図において、ＣＲＴコント
ローラ１はＲＡＭ２をアクセスする−することをしない
で、バッファ６の更新されたｎビット［１のデータをス
テップ１１でＣＲＴ上に表示する。以上のような動作を
ステップ１２においてｎ＝１５になるまで続ける。ステ
ップ１３を実行しｍ−１５でなければ、ステップ１６で
ｍ ＝ ｍ」−２にして、第２図においてＣＲＴコント
ローラ１はＲＡＭ２に更新されたアドレス情報を印加し
て読み出された動作をバッファ６に保持し、ビットアド
レスｎ ＝ １を遅延回路７に出力してステンになると
、画面表示を終えて第３図（ｂ）のような縦方向に％、
横方向に３Ａ縮小、面積比％の縮小ができる。
以上のように本実施例によれば、２ｍ＋０ビツトの容量
を持ったＲＡＭ２と、ｎビットの１ワード内のビットア
ドレスをＲＡＭ２のアクセス時間だけ遅らせる遅延回路
７と、ＲＡＭ２のデータを保持するバッファ６と、この
バッファ６に保持している１ワードのデータのうち１ビ
ツトをデコードするマルチプレクサ８を設けることによ
り、（ｍ−４−ｎ）ビットのアドレスを任意に指定する
ことができ、ＲＡＭ２内の１ビツトのデータをランダム
にＣＲＴＳ上に表示することができる。
を持ったＲＡＭ２と、ｎビットの１ワード内のビットア
ドレスをＲＡＭ２のアクセス時間だけ遅らせる遅延回路
７と、ＲＡＭ２のデータを保持するバッファ６と、この
バッファ６に保持している１ワードのデータのうち１ビ
ツトをデコードするマルチプレクサ８を設けることによ
り、（ｍ−４−ｎ）ビットのアドレスを任意に指定する
ことができ、ＲＡＭ２内の１ビツトのデータをランダム
にＣＲＴＳ上に表示することができる。
なお、実施例において画像データをＲＡＭに格納してい
るが、ＲＯＭに画像データを格納してもよいことは言う
までもない。
るが、ＲＯＭに画像データを格納してもよいことは言う
までもない。
また、実施例において縦方向に％、横方向に％。
面積比％縮小の例を説明したが、縦方向に１／ｍ。
横方向に１／ｎ （ｍ 、 ｎは自然数）９面積比１／
ｍ ｎ−，１小が可能であることは言う捷でもない。さ
らに、ｊ７入 ＲＡＭのアドレス指定を変えてＣＲＴ上に表示すれば、
拡大、移動２回転などの図形処理かＲＡＭのデータを書
換えなくとも可能であることは言うまでもない。
ｍ ｎ−，１小が可能であることは言う捷でもない。さ
らに、ｊ７入 ＲＡＭのアドレス指定を変えてＣＲＴ上に表示すれば、
拡大、移動２回転などの図形処理かＲＡＭのデータを書
換えなくとも可能であることは言うまでもない。
発り］の効果
本発明のビットアクセスメモリ装置は、読出し書込み可
能なＲＡＭ又は読出し専用ＲＯＭのメモリーより読出さ
れた１ワードのデータを保持するバノンアと、上記メモ
リーのアクセス時間だけｎビットの１ワード内ビツトア
ドレスを遅らせる遅延回路と、バッファの１ワードのデ
ータのうち１ビツトをデコードして出力するマルチプレ
クサを設２．ワることにより、ビットマツプ型グラフイ
ンクディスプレイのメモリーをピッ）１位で任意にアク
セスすることができるので、メモリーのデータをランダ
ムにＣＲＴ上に表示でき、高速な拡大、縮小、移動２回
転などの図形処理をすることができ、その実用的効果は
大きい。
能なＲＡＭ又は読出し専用ＲＯＭのメモリーより読出さ
れた１ワードのデータを保持するバノンアと、上記メモ
リーのアクセス時間だけｎビットの１ワード内ビツトア
ドレスを遅らせる遅延回路と、バッファの１ワードのデ
ータのうち１ビツトをデコードして出力するマルチプレ
クサを設２．ワることにより、ビットマツプ型グラフイ
ンクディスプレイのメモリーをピッ）１位で任意にアク
セスすることができるので、メモリーのデータをランダ
ムにＣＲＴ上に表示でき、高速な拡大、縮小、移動２回
転などの図形処理をすることができ、その実用的効果は
大きい。
【図面の簡単な説明】
第１図は従来より知られるメモリ装置を用いだビットマ
ツプ型グラフィックディスプレイの構成図、第２図は本
発明の一実施例におけるピッドア。 クセスメモリ装置を示す図、第３図（ａ） 、 （ｂ）
は本発明のビットアクセスメモリ装置を用いて両面」ニ
の図形の縮小を行なった例を実際に示した図、第４図は
本発明のビットアクセスメモリ装置を用いて画面上の図
形を面積比％に縮小するだめの動作を説明するだめのフ
ローチャートを示した図である。 ２・・・・・・ＲＡＭ、ｅ・・・・・・バッファ、７・
・・・・・遅延回路、８・・・・・・マルチプレクサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 （０９ 第４図
ツプ型グラフィックディスプレイの構成図、第２図は本
発明の一実施例におけるピッドア。 クセスメモリ装置を示す図、第３図（ａ） 、 （ｂ）
は本発明のビットアクセスメモリ装置を用いて両面」ニ
の図形の縮小を行なった例を実際に示した図、第４図は
本発明のビットアクセスメモリ装置を用いて画面上の図
形を面積比％に縮小するだめの動作を説明するだめのフ
ローチャートを示した図である。 ２・・・・・・ＲＡＭ、ｅ・・・・・・バッファ、７・
・・・・・遅延回路、８・・・・・・マルチプレクサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 （０９ 第４図
Claims (2)
- （１）複数のアドレス情報の上位数ビットでアドレスを
指定する２１′ｎ＋ｎ（ｍ、ｎ≧１）ビットの記憶容量
を持ったメモリーと、上記メモリーに上記上位数ビット
のアドレス情報を印加してデータが出力されるまでのア
クセス時間だけ、上記メモリーよね読み出した１ワード
（−２ｎ ビット）のデータの何ビット目のデータを読
み出すかを指定する−に記アドレス情報の下位数ビット
の出力を遅らせて出力する遅延回路と、」−記メモリー
より読み出された１ワードのデータを保持するバッファ
と、」−記遅延回路からの下位数ビットの出力データを
デコード信づとして」ニ記バッファの２ｎビツトのデー
タのうち１ビツトをデコードして出力するマルチプレク
サとを備えてなることを特徴とするビットアクセスメモ
リ装置。 - （２） メモリー書込み／続出し可能なメモＩＪ−１又
は読出し専用メモリーであることを特徴とする特許請求
の範囲第１項記載のビットアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238202A JPS60129791A (ja) | 1983-12-16 | 1983-12-16 | ビツトアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238202A JPS60129791A (ja) | 1983-12-16 | 1983-12-16 | ビツトアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60129791A true JPS60129791A (ja) | 1985-07-11 |
| JPH0441835B2 JPH0441835B2 (ja) | 1992-07-09 |
Family
ID=17026669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238202A Granted JPS60129791A (ja) | 1983-12-16 | 1983-12-16 | ビツトアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129791A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6741835B1 (ja) * | 2019-08-09 | 2020-08-19 | 住友化学株式会社 | 液晶ポリエステル樹脂ペレット、及び液晶ポリエステル樹脂成形体 |
-
1983
- 1983-12-16 JP JP58238202A patent/JPS60129791A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441835B2 (ja) | 1992-07-09 |
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