JPS638951A - 情報記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、情報をディジタルで記憶する記憶装置、特
に画像情報を効率良く取扱うための情報記憶装置に関す
る。

（従来の技術） 従来、多大な時間と人的労力を要していたものをコンピ
ュータ等に行わせ、業務効率の向上を図るべく種々の試
みがなされている。事務処理について見て見れば、業務
の大半が文書の作成や修正等の文書処理に追われ、文書
処理の能率の向上が業務全体の効率向上に寄与する割合
いが大きい。

新規な文書を作成する場合、文字等の筆記作業はもとよ
りのこと、既存の文書の一部を切出し、台紙に張付けて
、さらに追記するという切り貼り編集の作業も少なくな
い。むしろ、この作業が効率よく行われるようになれば
、従来−々書き直していたものを、編集ですますことが
でき、業務の効率向上を大幅に図ることができる。

一方、コンピュータを用いた薇器において、共通の問題
は、人間の作業形態とコンピュータの作業形態が著しく
異なることに基づくところの、コンピュータと人間との
インターフェイスいわゆるマンマシンインターフェース
の問題である。この重要な問題の解決にあたって種々の
試みがなされているが、人間の視覚をベースにしたイン
タラクションの形態が、人間と機械とのインターフェー
スで、比較的良くマツチングがとれていると考えられて
いる。

この例として最近注目を浴びているのが、マルチウィン
ドウの形態を有する表示システムである。

これは、複数の処理が複数のウィンドウ上で同時に進行
するもので、各ウィンドウはユーザの指定により表示を
任意にトップやボトムに必要に応じて変更できるような
システムである。

近年、注目を浴びているこれら２者のシステムについて
共通の技術的課題は、■メモリ上の任意の位置から任意
のサイズでの切出し、描画等ができること。■上記■が
きわめて高速にできること。

の２点である。

従来これらを実現するものとしては、各画素単位にアク
セスして任意位置及びサイズに対応した、あるいは規定
ビット数ずつ読出すが、マイクロプロセッサ等でビット
処理を施す等の手法がとられている。しかしながら、こ
のようなものでは、実行速度が著しく遅く、マンマシン
インターフェースの観点から見れば、とても好ましい操
作環境を提供できるものではないという欠点があった。

また、速度重視から、記憶装置に対するアクセスをバイ
トバウンダリ（バイト単位ごと）、あるいはワードバウ
ンダリ（ワード単位ごと）のものに限定するものもある
が、文書画像の切り貼り編集に対しては制約が大き過ぎ
るという欠点があった。

さらに、近年、たとえば１６ビツト単位で構成されるメ
モリに対し、任意の位置から８ビット単位等で読出し、
書込みが可能なアクセス手段を用いて高速処理を行うも
のが一部で用いられるようになったが、このようなもの
であっても任意のサイズへの対応は図られておらず、外
部回路を負荷してクリッピング処理等で実現しているの
が現状である。

（発明が解決しようとする問題点） 上記のように、実行速度が著しく遅かったり、あるいは
文書画像の切り貼り編集に対しての制約が大きかったり
するという欠点を除去するもので、任意の位置から任意
のサイズで、しかも高速にメモリに対してアクセスを行
うことができ、文書の切り貼り編集やマルチウィンドウ
の処理等に、高速かつ柔軟に対応することが可能である
情報記憶装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明の情報記憶装置は、情報を記憶する記憶手段、
この記憶手段における任意のビットアドレスに対して規
定のビット幅で格納情報のアクセスを行う制御手段、こ
の制御手段によるアクセス情報に対し、その有効ビット
幅を指定する複数の指定手段、この指定手段の選択を行
う選択手段、および外部から供給される書込み情報と上
記制御手段により読出される読出し情報との論理演算を
、上記選択手段で選択される指定手段で指定されるビッ
ト幅だけ実行する演算手段から構成されるものである。

（作用） この発明は、外部よりはその機器の最大のデータビット
幅で高速にデータ転送を行ない、かつメモリ上には任意
の措定幅で書込み処理が行えるようにしたものである。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第１図はこの発明の情報記憶装置の構成を示すものであ
る。この図において、外部礪器（図示しない）から供給
される画像情報を記憶するメモリ（記憶手段）１１．２
次元的に走査上のアドレスの生成を行う２次元アドレス
生成部２、任意のビットアドレスに対して規定のビット
幅で上記メモリ１の格納情報のアクセスを行うビットア
クセス制御部（制御手段）３、上記外部装置により設定
される有効ビット幅があらかじめ記憶されている有効ビ
ット幅指定レジスタ（指定手段）４ａ、４ｂ、４Ｃ１４
ｄによって構成される。また、上記有効ビット幅指定レ
ジスタ４ａ、４ｂ、４Ｃ，４ｄのいずれを用いるかを選
択する選択部（選択手段）５、上記有効ビット幅指定レ
ジスタ４ａ、４ｂ、４ｃ、４ｄのいずれかで指定された
ビット幅だけ、上記外部装置から供給される書込み情報
と上記メモリ１から供給される格納情報との論理演算を
行う可変ビット幅論理演算部（演算手段）６、および上
記外部装置からの書込み、読出し要求にしたがって、上
記各部を制御する制御部７によって構成されている。上
記メモリ１は３２ビツト構成となっている。上記外部装
置は、たとえば画像情報検索記憶装置における光デイス
ク装置であり、その光デイスク装置によって光ディスク
から読出された画像情報が供給されるようになっている
。

上記２次元アドレス生成部２は、第２図に示すように、
横スキャン方向くＹ方向）のアドレス生成を行うアドレ
ス生成部１１と、縦スキヤン方向（Ｙ方向）のアドレス
生成を行うアドレス生成部１２とから構成されている。

上記アドレス生成部１１は、スタートアドレスが記憶さ
れるスタートアドレスレジスタ２１、上記制御部７から
の横スキャン方向のカウントアツプ信号に応じて規定ビ
ット幅（１６ビツト）ごとをカウントアツプし、後述す
る遅延回路３１から供給される信号に応じてクリアｒＯ
Ｊするとともに、ボロー信号としての左端アクセス信号
ＭＳＦを上記選択部５へ出力するアドレスカウンタ２２
、横スキャン方向の書込みの幅よりも「１」だけ少ない
値があらかじめ記憶されている幅レジスタ２３、上記ス
タートアドレスレジスタ２１からのアドレス値とアドレ
スカウンタ２２からのアドレス値とを加算し、この加算
結果を横スキャン方向アドレス値（Ｘ−ＡＤＲ３）を出
力する加算器２４、上記アドレスカウンタ２２からのア
ドレス値と幅レジスタ２３からのアドレス値とを比較し
、この比較の結果、一致した際、右端アクセス信号ＭＳ
Ｅを出力する比較器２５、およびこの比較器２５からの
右端アクセス信号ＭＳＥを遅延して、縦スキヤン方向の
カウントアツプ信号として出力する遅延回路３１によっ
て構成されている。

また、上記アドレス生成部１２は、スタートアドレスが
記憶されるスタートアドレスレジスタ２６、上記遅延回
路３１からの縦スキヤン方向のカウントアツプ信号に応
じてカウントアツプし、縦スキヤン方向のカウント値を
出力するアドレスカウンタ２７、縦スキヤン方向の書込
みの幅に対応する値があらかじめ記憶されている幅レジ
スタ２８、上記スタートアドレスレジスタ２６からのア
ドレス値とアドレスカウンタ２７からのアドレス値とを
加算し、この加算結果を縦スキヤン方向アドレス値（Ｙ
−ＡＤＲ８）を出力する加算器２９、および上記アドレ
スカウンタ２７からのアドレス値と幅レジスタ２８から
のアドレス値とを比較し、この比較の結果、一致した際
、最終ライン信号（ＳＳＥ）を出力する比較器３０によ
って構成されている。′ 上記メモリ１は上記２次元アドレス生成部２から供給さ
れる横スキャン方向のアドレス（Ｘ−ＡＤＲ８）と縦ス
キヤン方向のアドレス値（Ｙ−ＡＤＲ５）とにより選択
された領域の２バイトつまり３２ピツトのデータを読出
して上記ピットアクセス制御部３に出力したり、あるい
はその領域に上記ピットアクセス制御部３から供給され
るデータが書込まれるようになっている。

上記ピットアクセス制御部３は、第３図に示すように構
成されている。すなわち、上記２次元アドレス生成部２
から供給される６ビツトの横スキャン方向のアドレス（
Ｘ−ＡＤＲ５）の下位５ピツトによってシフト量が規定
される１対のバブルシフタ４１．４２によって構成され
ている。これらのバブルシフタ４１．４２は、３２ビツ
ト構成で、３２ピツト中の任意の１６ビツトを選択して
入出力を行うものである。

すなわち、上記バレルシフタ４１は、上記メモリ１から
３２ビツトごとのデータを読出し、その中から所望の１
６ビツトのデータを取出すようになっている。また、上
記バレルシフタ４２は、上記外部装置からの１６ビツト
の書込みデータを、３２ビツト内の所望の位置に割付け
、その１６ビツトのデータをメモリ１に書込むようにな
っている。

上記可変ビット幅論理演算部６は、第４図に示すように
構成されている。すなわち、アンド回路ａ、ｂとオア回
路Ｃからなる１６個の論理演算ロジック５１、・・・に
よって構成されている。上記アンド回路ａの一端には、
上記ビットアクセス制御部３内のバレルシフタ４１から
供給される読出し信号（既存データ）が供給され、上記
アンド回路すの一端には、上記外部装置から供給される
書込みデータが供給される。また、上記アンド回路ａの
他端には、上記有効ビット幅指定レジスタ４ａ。

４ｂ、４Ｇ、４ｄのいずれかから供給される有効ビット
幅指定信号としてのマスク信号がインバートされて供給
され、上記アンド回路すの他端には、上記有効ビット幅
指定レジスタ４ａ、４ｂ、４Ｃ１４ｄのいずれかから供
給される有効ビット幅指定信号としてのマスク信号がそ
のまま供給される。

上記アンド回路ａ、ｂの出力は、書込みデータとしてオ
ア回路Ｃを介して上記ビットアクセス制御部３内のバレ
ルシフタ４２に供給される。

上記有効ビット幅指定レジスタ４ａ、４ｔ）。

４Ｇ、４ｄは、それぞれ１６ビツト構成であり、たとえ
ばマスクデータセット例として、有効ビット幅指定レジ
スタ４ａには第５図に示す矩形領域（指定領域）Ａの右
端に対応して第６図（ａ）に示すように、ｒｌ　１１１
１１１１１１００００００」が記憶され、有効ビット幅
指定レジスタ４ｂには第７図に示す矩形領域（指定領域
）Ｂの左端に対応して第６図（ｂ）に示すように、ｒｏ
ｏ。

０００００００１１１１１１Ｊが記憶され、有効ビット
幅指定レジスタ４Ｃには上記各矩形領域Ａ、Ｂの中間部
に対応して第６図（Ｃ）に示すように、ｒｌｌｌｌｌｌ
ｌｌｌｌｌｌｌｌｌｌＪが記憶されるようになっている
。

次に、このような構成において動作を説明する。

すなわち、第５図に示すように、右端に１０ビツトのは
み出し部分がある矩形領域に対応した画像情報が外部装
置（図示しない）から供給され、メモリ１に記憶される
場合について説明する。たとえば今、上記外部装置から
各種のパラメータとして、Ｘ方向のスタートアドレスＸ
−０ＲＧ、Ｙ方向のスタートアドレスＹ−ＯＲＧＳＸ方
向の書込みの幅Ｘ−ＮＵＭＢ、Ｙ方向の書込みの幅Ｙ−
ＮＵＭＢが、制御部７に供給される。すると、制御部７
は上記パラメータにより、マスクデータを判所し、有効
ビット幅指定レジスタ４ａ、〜４ｄに設定する。この場
合、有効ビット幅指定レジスタ４ａに右端アクセス信号
ＭＳＥに対応して「１１１１１１１１１１００００００
Ｊ　ｅ設定し、有効ビット幅指定レジスタ４ｂにｒｌｌ
ｌｌｌｌｌｌｌｌｌｌｌｌｌｌＪを設定する。また、上
記制御部７は上記パラメータを２次元アドレス生成部２
に設定する。すなわち、Ｘ方向のスタートアドレスＸ−
０ＲＧをスタートアドレスレジスタ２１に記憶し、Ｙ方
向のスタートアドレスＹ−ＯＲＧをスタートアドレスレ
ジスタ２６に記憶し、Ｘ方向の書込みの幅Ｘ−ＮＬＩＭ
Ｂを幅レジスタ２３．に記憶し、Ｙ方向の書込みの幅Ｙ
−ＮｔＪＭＢを幅レジスタ２８に記憶する。

このような状態において、まず最初の１６ビツトの画像
情報が可変ビット幅論理演算部６に供給される。この場
合、選択部５により有効ビット幅指定レジスタ４ｂが選
択され、このレジスタ４ｂの記憶内容、つまりｒｌｌｌ
ｌｌｌｌｌｌｌｌｌｌｌｌｌＪが可変ビット幅論理演算
部６に供給される。また、制御部７は上記Ｘ方向のスタ
ートアドレスＸ−０ＲＧとＹ方向のスタートアドレスＹ
−ＯＲＧにより決定される２バイトつまり３２ビツト分
のアドレスに対応するメモリ１内の既存データを読出し
、ビットアクセス制御部３に供給する。すると、ビット
アクセス制御部３はその３２ビツト内のうち、上記Ｘ方
向のアドレスＸ−ＡＤＲ８の下位５ビツトで決定される
１６ビツトの内容を可変ビット幅論理演算部−６に出力
する。

これにより、上記可変ビット幅論理演算部６で既存デー
タ、外部よりの書込みデータ（１０ビツト）、およびマ
スクデータとの論理演算を行う。

この場合、マスクデータがすべて「１」のため、書込み
データの状態がそのまま出力される。この可変ビット幅
論理演算部６で論理演算が行われた結果は、ビットアク
セス制御部３３に供給される。

すると、ピットアクセス制御部３はその１６ビツトの書
込みデータを、上記Ｘ方向のアドレスＸ−ＡＤＲ８の下
位５ビツトで決定される３２ピツト内の所定の位置に割
付け、その結果をメモリ１に供給する。これにより、メ
モリ１の２次元アドレス生成部２によって指定されるア
ドレスにそのデータが記憶される。

このようにして、以後外部装置から供給される１６ビツ
トごとの書込みデータが、順次可変ビット幅論理演算部
６で既存データ、およびマスクデータとの論理演算が行
われ、その演算結果がメモリ１に記憶される。

そして、２次元アドレス生成部２内のアドレスカウンタ
２２のカウント値と暢レジスタ２３に記憶されている書
込み幅とが一致した際に、比較器２５から右端アクセス
信号ＭＳＥが選択部５に供給される。これにより、選択
部６は有効ビット幅指定レジスタ４ａを選択し、このレ
ジスタ４ａの記憶内容、つまりＮ　１１１１１１１１１
００００００Ｊを可変ビット幅論理演算部６に供給する
。

これにより、上記可変ビット幅論理演算部６で既存デー
タ、外部よりの書込みデータ、およびマスクデータとの
論理演算を行う。この場合、マスクデータが「１」の場
合、書込みデータの状態が出力され、マスクデータがｒ
ＯＪの場合、既存データの状態が出力される。この可変
ビット幅論理演算部６で論理演算が行われた結果はピッ
トアクセス１ｉＩＩＩｌ１部３を介してメモリ１に供給
される。これにより、メモリ１の２次元アドレス生成部
２によって指定されるアドレスにそのデータが記憶され
る。

また、上記比較器２５からの一致信号は、遅延回路３１
を介して縦方向のカウントアツプ信号としてアドレスカ
ウンタ２７に供給される。また、上記遅延回路３１の出
力により、上記アドレスカウンタ２２がクリアされる。

このクリア時、このアドレスカウンタ２２から左端アク
セス信号ＭＳＦが出力される。

そして、縦方向の最終行における右端アクセス信号ＭＳ
Ｅに対する記憶処理を行った後、すべての処理を終了す
る。

また、第７図に示すように、左端に６ビツトのはみ出し
部分がある矩形領域に対応した画像情報が外部装Ｒ（図
示しない）から供給され、メモリ１に記憶される場合、
左端部に対応する塵込みデータの際、レジスタ４Ｃに記
憶されるマスクデータｒｏｏｏｏｏｏｏｏｏ０１１１１
１１　Ｊ　によｉ）、可変ビット幅の演算処理が行われ
、左端部以外に対応する履込みデータの際、レジスタ４
ａに記憶されるマスクデータｒｌ　１１１１１１１１１
１１１１１１Ｊにより、可変ビット幅の演算処理が行わ
れるようになっている。

また、上記レジスタ４ｂ１４ｃに記憶したマスクデータ
を用いれば、矩形領域の両端にはみ出し部分のある画像
情報についても、上記同様にメモリ１にデータを書込む
ことができる。この結果、任意の位置、任意サイズの矩
形領域への画像情報の書込みに対する処理の柔軟性を著
しく高めることが可能である。

上記したように、外部装置からはその装置の最大データ
ビット幅で高速にデータ転送を行ない、しかもメモリ上
には任意の指定幅で書込み処理が可能となる。したがっ
て、これまでのようにアクセスに対し、何らかの制限が
与えられたり、あるいは処理速度が遅いというような欠
点が克服され、きわめて柔軟性の高いメモリアクセスが
可能である。また、２次元アドレス生成部、ビットアク
セス制御部等は、画像情報の取扱い上で、不可欠のもの
であり、それらに有効ビット幅指定レジスタとその若干
の処理系を付加するだけで、上記のような機能を有する
ことができ、非常に実用性の高いシステムを実現でき、
ユーザに対して使い易い操作環境を提供することができ
る。

また、メモリへのアクセス方法としては、上述したよう
に、主走査と副走査からなるテレビジョンシステムで代
表されるスキセンニング方式に限ったものではなく、外
部より与えられるデータの構造によって、第８図（ａ）
（ｂ）（ｃ）に示すように、横方向への往復スキャン、
縦方向へのスキャン、縦方向への往復スキャンなどが考
えられる。この場合、２次元アドレス生成部あるいは外
部より与えられるアドレスの生成手段の機能に依存する
が、いずれの場合も、最左端、最右端のアクセス時の状
態信号が、有効ビット幅指定レジスタの選択部に与えら
れれば良い。

さらに、上記方法を拡張し、２次元的にアクセスする場
合の縦スキヤン方向に対しても、そのアクセス位置に依
存して、有効ビット幅指定レジスタの選択が行われるよ
うにすれば、さらに機能上有効な処理が可能である。た
とえば、有効ビット幅指定レジスタとしては第１０図に
示すように、１７種類のマスクデータが記憶される第１
のレジスタ６０ａ１〜第１７のレジスタ６０Ｑにより構
成され、選択部は第９図に示すように、減算器６１、デ
コーダ６２．６３、アンド回路６４、・・・、およびナ
ンド回路６５によって構成されている。

この場合、前記２次元アドレス生成部２からの縦スキヤ
ン方向のアドレスカウント値Ｙ−ＣＯＵＮＴが上記減算
器６１および、デコーダ６２に供給され、縦方向の幅値
Ｙ−ＮＬＩＭ８が上記減算器６１に供給され、左端アク
セス信号ＭＳＦはアンド回路６４ａ〜６４ｄ、６４ｉ〜
６４１およびナンド回路６５の一端に供給され、右端ア
クセス信号ＭＳＥはアンド回路６４ｅ〜６４ｈ１６４ｍ
〜６４ｐの一端、およびナンド回路６５の他端に供給さ
れる。

上記減算器６１の減算結果はデコーダ６３に供給される
。上記デコーダ６２は供給されるカウント値が「０〜２
．３以上」の場合にデコードするものであり、上記デコ
ーダ６３は供給されるカウント値が「−１〜−４」の場
合にデコードするものである。上記デコーダ６２の出力
端６２８〜６２ｄからの出力はそれぞれ上記アンド回路
６４ａ１〜６４ｄの他端およびアンド回路６４ｅ、〜６
４ｈの他端に供給される。また、上記デコーダ６３の出
力端６３ａ〜６３ｄからの出力はそれぞれ上記アンド回
路６４１、〜６４１の他端およびアンド回路６４ｍ、〜
６４ｐの他端に供給される。上記アンド回路６４ａ、〜
６４ｐの出力はそれぞれ上記レジスタ６０８〜６Ｃ１へ
の選択信号となっており、ナンド回路６５の出力が上記
レジスタ６０Ｑへの選択信号となっている。

上記デコーダ６３は、上記減算器６１の出力が「−１〜
−４」の際、つまり出力端６３ａ〜６３ｄから信号を出
力している際、デコーダ６２の出力端６２ａからの出力
を停止するようになっている。

このような構成において、動作を説明する。すなわち、
上記縦スキヤン方向アドレスが、第１行目（Ｙ−０）の
場合、デコーダ６２の出力端６２ａからの信号により、
アンド回路６４ａ１６４ｅのゲートが開いている。これ
により、左端アクセス信号ＭＳＦに対応してレジスタ６
０ａが選択され、右端アクセス信号ＭＳＥに対応してレ
ジスタ６０ｅが選択され、それ以外の場合、レジスタ６
０Ｑが選択される。ついで、第２行目（Ｙ−１）の場合
、デコーダ６２の出力＠６２ｂからの信号により、アン
ド回路６４ｂ、６４ｆのゲートが開いている。これによ
り、左端アクセス信号ＭＳＦに対応してレジスタ６０ｂ
が選択され、右端アクセス信号ＭＳＥに対応してレジス
タ６０ｆが選択され、それ以外の場合、レジスタ６０ｑ
が選択される。ついで、第３行目（Ｙ−２）の場合、デ
コーダ６２の出力端６２ｃからの信号により、アンド回
路６４Ｃ，６４Ｑのゲートが開いている。

これにより、左端アクセス信号ＭＳＦに対応してレジス
タ６０ｃが選択され、右端アクセス信号ＭＳＥに対応し
てレジスタ６０Ｇ＋が選択され、それ以外の場合、レジ
スタ６０ｑが選択される。ついで、第４行目（Ｙ−３）
の場合、デコーダ６２の出力端６２ｄからの信号により
、アンド回路６４ｄ、６４ｈのゲートが開いている。こ
れにより、左端アクセス信号ＭＳＦに対応してレジスタ
６０ｄが選択され、右端アクセス信号ＭＳＥに対応して
レジスタ６０ｈが選択され、それ以外の場合、レジスタ
６０Ｑが選択される。

そして、上記縦スキヤン方向アドレスが、最終行より３
行手前の行（Ｙ−−４）の場合、デコーダ６３の出力端
６３ａからの信号により、アンド回路６４ｉ、６４ｍの
ゲートが開いている。これにより、左端アクセス信号Ｍ
ＳＦに対応してレジスタ６０ｔが選択され、右端アクセ
ス信号ＭＳＨに対応してレジスタ６０ｍが選択され、そ
れ以外の場合、レジスタ６０ｑが選択される。ついで、
最終行より２行手前の行（Ｙ−−３＞の場合、デコーダ
６３の出力端６３ｂからの信号により、アンド回路６４
ｊ、６４ｎのゲートが開いている。

これにより、左端アクセス信号ＭＳＦに対応してレジス
タ６０ｊが選択され、右端アクセス信号ＭＳＥに対応し
てレジスタ６０ｎが選択され、それ以外の場合、レジス
タ６０Ｇが選択される。ついで、最終行より１行手前の
行（Ｙ−−２）の場合、デコーダ６３の出力端６３ｃか
らの信号により、アンド回路６４に、６４ｏのゲートが
開いている。これにより、左端アクセス信号ＭＳＦに対
応してレジスタ６０ｋが選択され、右端アクセス信号Ｍ
ＳＥに対応してレジスタ８０ｏが選択され、それ以外の
場合、レジスタ６０ｑが選択される。

ついで、最終行（Ｙ−−１）の場合、デコーダ６３の出
力端６３ｄからの信号により、アンド回路６４１．６４
ｐのゲートが開いている。これにより、左端アクセス信
号ＭＳＦに対応してレジスタ６０１が選択され、右端ア
クセス信号ＭＳＥに対応してレジスタ６０１）が選択さ
れ、それ以外の場合、レジスタ６０Ｑが選択される。

また、上記縦スキヤン方向アドレスが、第４行目〜最終
行より４行手前の行において、左端アクセス信号ＭＳＦ
、右端アクセス信号ＭＳＥが供給された場合、およびそ
れ以外の場合、レジスタ６０Ｑが選択される。

これにより、描画する矩形領域の４コーナそれぞれ、４
行の縦スキャンライ２分、異なったマスクパターンを用
いているので、たとえば１回の走査で、第１１図に示す
ように、４つのコーナが丸みを帯びた形状で、書込みを
行うことができる。

このように、複数の有効ビット幅指定レジスタを設け、
これらを２次元にアクセスする時、縦方向のアドレスに
依存して、順次切換えて選択していくことにより、任意
形状の領域へのデータ転送も可能としている。

なお、前記実施例では、有効ビット幅レジスタをマスク
レジスタとして構成しているが、そのレジスタに幅値を
直接セットする形式でも良い。この場合、可変ビット幅
論理演算部の構成を変更することで対応可能である。ま
た、２次元アドレス生成部を外部装置側に備え、そこか
ら左端アクセス信号〜ＩＳＦ、右端アクセス信号ＭＳＥ
およびサブ（縦）スキャン方向カウント値を与えるよう
な構成であっても良い。

［発明の効果］ 以上詳述したようにこの発明によれば、任意の位置から
任意のサイズで、しかも高速にメモリに対してアクセス
を行うことができ、文書の切り貼り編集やマルチウィン
ドウの処理等に、高速かつ柔軟に対応することが可能で
ある情報記憶装置を提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を示すブロック図、第２図は２次元アドレス生成
部の構成を示すブロック図、第３図はビットアクセス制
御部の構成を概略的に示す図、第４図は可変ビット幅論
理演算部の構成を示す図、第５図および第７図はアクセ
ス方法を説明するための図、第６図は有効ビット幅指定
レジスタの記憶例を示す図、第８図はこの発明の応用例
としての２次元的なアクセスの方法を示す図、第９図は
この発明の応用例における違択部の構成例を示す図、第
１０図は第９図に対応する有効ビット幅指定レジスタの
マスクデータの記憶例を示す図、第１１図は書込み領域
の例を示す図である。 １・・・メモリ（記憶手段）、２・・・２次元アドレス
生成部、３・・・ビットアクセス制御部（ビットアクセ
ス制御手段）、４ａ〜４ｄ・・・有効ビット幅レジスタ
（有効ビット幅指定手段）、５・・・選択部（選択手段
）、６・・・可変ビット幅論理演算部（可変ビット幅論
理演算手段）、７・・・制御部（制御手段）。

Claims (1)

1. 【特許請求の範囲】 情報を記憶する記憶手段と、 この記憶手段における任意のビットアドレスに対して規
   定のビット幅で格納情報のアクセスを行う制御手段と、 この制御手段によるアクセス情報に対し、その有効ビッ
   ト幅を指定する複数の指定手段と、この指定手段の選択
   を行う選択手段と、 外部から供給される書込み情報と上記制御手段により読
   出される読出し情報との論理演算を、上記選択手段で選
   択された指定手段で指定されるビット幅だけ実行する演
   算手段と、 を具備したことを特徴とする情報記憶装置。