JPH0355672A - 画像編集処理装置 - Google Patents
画像編集処理装置Info
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- JPH0355672A JPH0355672A JP19047689A JP19047689A JPH0355672A JP H0355672 A JPH0355672 A JP H0355672A JP 19047689 A JP19047689 A JP 19047689A JP 19047689 A JP19047689 A JP 19047689A JP H0355672 A JPH0355672 A JP H0355672A
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- 230000015654 memory Effects 0.000 claims abstract description 55
- 239000000872 buffer Substances 0.000 claims abstract description 39
- 210000004556 brain Anatomy 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 2
- 101150027765 PLB2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像編集処理装置に関するものである．
〔従来技術〕
従来、画像データの作成ないし編集、すなわち線や図形
の描画．移動等を行なう画像プロセッサ（グラフィック
プロセッサ）と、例えば３２ｂｉｔの並列処理を行う中
央処理装置（ＣＰＩＩ）と、画像メモリとから構成され
る画像編集処理装置では、データの読み書きは、１画像
データを読み書きの単位とするか、または画像データの
あるビットのみのデータの集合としたメモリ領域（ブレ
ーン）に対して読み書きを行うかのいずれか一方であっ
た． ［発明が解決しようとする課題］ しかしながら、かかる従来例では、画像メモリのデータ
をアクセスする際、グラフィックブロセッサとＣＰＵと
のデータの読み書きをする形式が同じであることを前提
としていたために、この形式と異なるデータ形式で画像
データがメインメモリ上に展開されていると、メインメ
モリから画像メモリに簡単にデータを転送できないとい
う問題があった。すなわち、第２図に示すように、グラ
フィックプロセッサはブレーン内の連続したデータをア
クセスし、ＣＰｕは１画像データを単位としてメインメ
モリ上にデータをもっていると、メインメモリから画像
メモリにデータを転送する際、１度データをプレーン状
に並べ換えてから画像メモリに書き込む必要があり、処
理を高速で行なうことの妨げとなっていｋ． ［課題を解決するための手段］ 本発明は、かかる問題点を解決することを目的とし、そ
のために本発明では、Ｎビットのデータ幅をもつ中央処
理装置と、出力手段に出力すべき画像データを記憶する
画像メモリと、画像メモリ社対して画像データの作成な
いし編集を行なう画像プロセッサとを具え、画像メモリ
はＭビットの画像データの各ビットに対応するメモリ領
域を有し、メモリ領域を構成するメモリ用集積回路のデ
ータ線数が整数値Ｎ／Ｍの整数倍または整数分の一であ
り、さらに画像プロセッサが１つのメモリ領域上の連続
した所定数のビットのデータをアクセスする際に用いら
れる第１バツファと、中央処理装置が、連続したＮ／Ｍ
個の画像データをアクセスする際に用いられる第２バッ
ファとを具えたことを特徴とする。
の描画．移動等を行なう画像プロセッサ（グラフィック
プロセッサ）と、例えば３２ｂｉｔの並列処理を行う中
央処理装置（ＣＰＩＩ）と、画像メモリとから構成され
る画像編集処理装置では、データの読み書きは、１画像
データを読み書きの単位とするか、または画像データの
あるビットのみのデータの集合としたメモリ領域（ブレ
ーン）に対して読み書きを行うかのいずれか一方であっ
た． ［発明が解決しようとする課題］ しかしながら、かかる従来例では、画像メモリのデータ
をアクセスする際、グラフィックブロセッサとＣＰＵと
のデータの読み書きをする形式が同じであることを前提
としていたために、この形式と異なるデータ形式で画像
データがメインメモリ上に展開されていると、メインメ
モリから画像メモリに簡単にデータを転送できないとい
う問題があった。すなわち、第２図に示すように、グラ
フィックプロセッサはブレーン内の連続したデータをア
クセスし、ＣＰｕは１画像データを単位としてメインメ
モリ上にデータをもっていると、メインメモリから画像
メモリにデータを転送する際、１度データをプレーン状
に並べ換えてから画像メモリに書き込む必要があり、処
理を高速で行なうことの妨げとなっていｋ． ［課題を解決するための手段］ 本発明は、かかる問題点を解決することを目的とし、そ
のために本発明では、Ｎビットのデータ幅をもつ中央処
理装置と、出力手段に出力すべき画像データを記憶する
画像メモリと、画像メモリ社対して画像データの作成な
いし編集を行なう画像プロセッサとを具え、画像メモリ
はＭビットの画像データの各ビットに対応するメモリ領
域を有し、メモリ領域を構成するメモリ用集積回路のデ
ータ線数が整数値Ｎ／Ｍの整数倍または整数分の一であ
り、さらに画像プロセッサが１つのメモリ領域上の連続
した所定数のビットのデータをアクセスする際に用いら
れる第１バツファと、中央処理装置が、連続したＮ／Ｍ
個の画像データをアクセスする際に用いられる第２バッ
ファとを具えたことを特徴とする。
［作 用］
本発明によれば、同一の画像メモリに対してプレーン型
アクセスを行うための第１バッファと、ピクセル型アク
セスを行うための第２バッファをもたせることにより、
画像プロセッサ（グラフィックプロセッサ）からはメモ
リ領域（ブレーン）中の連続データを読み書きするブレ
ーン型アクセスが、ＣＰｕ側からはｌ画像データを単位
として連続した画像データを読み書きするビクセル型ア
クセスが可能となる． 〔実施例〕 以下、本発明の実施例を図面を参照して詳細に説明する
。
アクセスを行うための第１バッファと、ピクセル型アク
セスを行うための第２バッファをもたせることにより、
画像プロセッサ（グラフィックプロセッサ）からはメモ
リ領域（ブレーン）中の連続データを読み書きするブレ
ーン型アクセスが、ＣＰｕ側からはｌ画像データを単位
として連続した画像データを読み書きするビクセル型ア
クセスが可能となる． 〔実施例〕 以下、本発明の実施例を図面を参照して詳細に説明する
。
第１図は本発明の一実施例に係る画像編集処理装置の構
戒例を示す。
戒例を示す。
．：．：テ３０１は３２ｂｉｔ ＣＰＩＪ ， ３０２
はプログラムおよびデータを記憶するメインメモリであ
る．３０３は線や図形を描画するためのいわゆるグラフ
ィックプロセッサであり、例えば日本電気のμＰ０７２
１２０などを用いることができる．３０４はブレーン型
パッファであり、１画素あたり１ビットの画像を例えば
１６画素毎にまとめてアクセスするために用いるいわゆ
るブレーン型アクセス用のデータバッファである．３０
５はピクセル型アクセス用のデータバッフ１であり、１
画素が例えば８ビットで構成されるような階調性をもっ
た画像を１画素単位でアクセスするために用いるいわゆ
るピクセル型アクセス用のパッファである。本実施例で
は、ピクセル型アクセスはｌ画素８ピットのデータを４
画素まとめて、すなわち３２ピットを同時にアクセスす
るものとする。
はプログラムおよびデータを記憶するメインメモリであ
る．３０３は線や図形を描画するためのいわゆるグラフ
ィックプロセッサであり、例えば日本電気のμＰ０７２
１２０などを用いることができる．３０４はブレーン型
パッファであり、１画素あたり１ビットの画像を例えば
１６画素毎にまとめてアクセスするために用いるいわゆ
るブレーン型アクセス用のデータバッファである．３０
５はピクセル型アクセス用のデータバッフ１であり、１
画素が例えば８ビットで構成されるような階調性をもっ
た画像を１画素単位でアクセスするために用いるいわゆ
るピクセル型アクセス用のパッファである。本実施例で
は、ピクセル型アクセスはｌ画素８ピットのデータを４
画素まとめて、すなわち３２ピットを同時にアクセスす
るものとする。
３０６はアドレスセレクタであり、ＣＰＩＩ３０１およ
びグラフィックプロセッサ３０３から出されるアドレス
のいずれか一方を画像メモリに与えるものである．３０
７はアドレスデコーダであり、アドレスセレクタ３０６
から与えられたアドレスがプレーン型アクセスのアドレ
スであるのか、ピクセル型アクセスのアドレスであるの
かによってデータバツフｙ３０４，３０５および画像メ
モリＥｎａｂｌｅ，Ｌｌｎｅｎａｂｌｅなどの制御信号
Ｃを出力するものである。３０８〜３１５（但し図中３
１２．３１３，３１４は省略してある）は画像メモリで
ある． 第３図は、本実施例に係る画像メモリと２種類のバッフ
ァとの詳細を示す。本実施例ではＣＰＵのデータ幅Ｎは
３２であり、また画像データをカラー画像データとして
例えばＲ，Ｇ，Ｂの各色あたり８ビット（Ｍ＝８）とし
、さらに画像メモリＩＣ１個あたりのデータ線を４本（
Ｎ／Ｍ＝４）とじてある。
びグラフィックプロセッサ３０３から出されるアドレス
のいずれか一方を画像メモリに与えるものである．３０
７はアドレスデコーダであり、アドレスセレクタ３０６
から与えられたアドレスがプレーン型アクセスのアドレ
スであるのか、ピクセル型アクセスのアドレスであるの
かによってデータバツフｙ３０４，３０５および画像メ
モリＥｎａｂｌｅ，Ｌｌｎｅｎａｂｌｅなどの制御信号
Ｃを出力するものである。３０８〜３１５（但し図中３
１２．３１３，３１４は省略してある）は画像メモリで
ある． 第３図は、本実施例に係る画像メモリと２種類のバッフ
ァとの詳細を示す。本実施例ではＣＰＵのデータ幅Ｎは
３２であり、また画像データをカラー画像データとして
例えばＲ，Ｇ，Ｂの各色あたり８ビット（Ｍ＝８）とし
、さらに画像メモリＩＣ１個あたりのデータ線を４本（
Ｎ／Ｍ＝４）とじてある。
Ｍｅｍ００〜Ｍｅｍ３７はメモリＩＣであり、データ線
数１個あたり４本で、Ｍｅｍ００，ＭｅｍｌＯ，Ｍｅｍ
２０，Ｍｅａ＋３０の４個で第１図のブレーン３０８（
ブレーン“０”）を構成している．このメモリＩＣとし
ては、ランダムアクセスポートの他にシリアルアクセス
ポートを有する、例えば日立製作所製のＨＭ５３４６１
等の所謂２ボートＲＡＭであってもよレ）。
数１個あたり４本で、Ｍｅｍ００，ＭｅｍｌＯ，Ｍｅｍ
２０，Ｍｅａ＋３０の４個で第１図のブレーン３０８（
ブレーン“０”）を構成している．このメモリＩＣとし
ては、ランダムアクセスポートの他にシリアルアクセス
ポートを有する、例えば日立製作所製のＨＭ５３４６１
等の所謂２ボートＲＡＭであってもよレ）。
第４図はその詳細を示すもので、１画素あたり１ビット
から構成される画像ブレーン“Ｏ”がＭｅｍ００，Ｍｅ
＋＊１Ｇ，Ｍｅ＋＊２０およびＭｅｍ３０の４個で構成
されていることが分かる。同様に、プレーン“１“はＭ
ｅｍＯｌ ，Ｍｅｍｌｌ ，Ｍｅｍ２１およびＭｅｍ３
１から、ブレーン“２″はＭｅ＋ｓ０２ ，Ｍｅｍｌ２
，Ｍｅｍ２２およびＭｅｓ３２から、というように構
成されている．このとき、１つの画像データは、例えば
第３図の８個のメモリＩＣＭａｍ００ 〜Ｍｅｍ０７の
各々のデータ線０００．１００，２００，３００，４０
０，５００，６００，７００の計８ビットにより構成さ
れる． 第３図を参照するに、ＰＬＢＯ−ＰＬＢ７はプレーン型
アクセス用のバッファであり、ＰＬＢＯはプレーン“Ｏ
”への１６ビットデータに接続され、同様にバッファＰ
ＬＢＩはブレーン″１″に、バッファＰＬＢ２はブレー
ン“２”に、というように接続されている。
から構成される画像ブレーン“Ｏ”がＭｅｍ００，Ｍｅ
＋＊１Ｇ，Ｍｅ＋＊２０およびＭｅｍ３０の４個で構成
されていることが分かる。同様に、プレーン“１“はＭ
ｅｍＯｌ ，Ｍｅｍｌｌ ，Ｍｅｍ２１およびＭｅｍ３
１から、ブレーン“２″はＭｅ＋ｓ０２ ，Ｍｅｍｌ２
，Ｍｅｍ２２およびＭｅｓ３２から、というように構
成されている．このとき、１つの画像データは、例えば
第３図の８個のメモリＩＣＭａｍ００ 〜Ｍｅｍ０７の
各々のデータ線０００．１００，２００，３００，４０
０，５００，６００，７００の計８ビットにより構成さ
れる． 第３図を参照するに、ＰＬＢＯ−ＰＬＢ７はプレーン型
アクセス用のバッファであり、ＰＬＢＯはプレーン“Ｏ
”への１６ビットデータに接続され、同様にバッファＰ
ＬＢＩはブレーン″１″に、バッファＰＬＢ２はブレー
ン“２”に、というように接続されている。
ＰＸＢＯＯ〜ＰＸＢ３３はビクセル型アクセス用のバッ
ファである． 第５図はこれらのうちバッファＰＸＢＯＯ，ＰＸＢＯＩ
，ＰＸＢＯ２およびＰＸＢＯ３と画像メモリＭｅｍＯＯ
〜Ｍｅａ＋３７との関係を示す．第５図に示すように
、１画素あたり８ビットの階調性のある画像をアクセス
するためには、ＭｅｍＯＯ ，Ｍｅｍ０１ ，Ｍｅｍ０
２ ，Ｍｅ＋ｓ０３ ，Ｍｅｍ０４ ，Ｍｅｍ０５，Ｍ
ｅｓ０６およびＭｅｍ０７の８個のメモリＩＣの１ビッ
トずつを同時にアクセスできるようにデータ線を接続す
るのが強く望ましい。
ファである． 第５図はこれらのうちバッファＰＸＢＯＯ，ＰＸＢＯＩ
，ＰＸＢＯ２およびＰＸＢＯ３と画像メモリＭｅｍＯＯ
〜Ｍｅａ＋３７との関係を示す．第５図に示すように
、１画素あたり８ビットの階調性のある画像をアクセス
するためには、ＭｅｍＯＯ ，Ｍｅｍ０１ ，Ｍｅｍ０
２ ，Ｍｅ＋ｓ０３ ，Ｍｅｍ０４ ，Ｍｅｍ０５，Ｍ
ｅｓ０６およびＭｅｍ０７の８個のメモリＩＣの１ビッ
トずつを同時にアクセスできるようにデータ線を接続す
るのが強く望ましい。
そして第３図は、上で説明したようなブレーン型アクセ
スバッフ７ＰＬＢＯ〜７と、ピクセル型アクセスバッフ
ァＰＸＢＯＯ〜３３との接続を示しているものである． 次に本実施例について、次の２つの動作を例示する。
スバッフ７ＰＬＢＯ〜７と、ピクセル型アクセスバッフ
ァＰＸＢＯＯ〜３３との接続を示しているものである． 次に本実施例について、次の２つの動作を例示する。
（１）グラフィックプロセッサを使って画像メモリのプ
レーン“Ｏ“に図形を描画する動作。
レーン“Ｏ“に図形を描画する動作。
（２） ｃｐｏを使って、画像データを１画素８ビット
の濃淡画像として読み出す動作． （１）グラフィックプロセッサを使って画像メモリのプ
レーン“０”に図形を描画する動作の説明． 第１図のグラフィックプロセッサ３０３に対する描画命
令はＣＰＵ３θｌから与えられ、またグラフィックプロ
セッサ３０３はブレーン型構成の画像メモリを対象とし
て設計されているものとする。そして、与えられた命令
から、グラフィックプロセッサ３０３は書込むメモリの
アドレスとデータとを算出し、当該アドレスをアドレス
セレクタ３０６に、プレーン型データバッファ３０４に
出力する。
の濃淡画像として読み出す動作． （１）グラフィックプロセッサを使って画像メモリのプ
レーン“０”に図形を描画する動作の説明． 第１図のグラフィックプロセッサ３０３に対する描画命
令はＣＰＵ３θｌから与えられ、またグラフィックプロ
セッサ３０３はブレーン型構成の画像メモリを対象とし
て設計されているものとする。そして、与えられた命令
から、グラフィックプロセッサ３０３は書込むメモリの
アドレスとデータとを算出し、当該アドレスをアドレス
セレクタ３０６に、プレーン型データバッファ３０４に
出力する。
アドレスセレクタ３０６はグラフィックプロセッサから
のアクセスであるので、グラフィックプロセッサ側のア
ドレスを出力する。そのアドレスの上位は、デコ゜−ダ
３０７でデコードされ、バッファ３０４，３０５や画像
メモリ３０８〜３１５の制御信号として使われる．この
制御信号により、ブレーン型バッファ３０４はＥｎａｂ
ｌｅとなり、一方ピクセル型バッファ３０５はＬｌｎｅ
ｎａｂｌｅとなって、グラフィックプロセッサ３０３か
らのブレーン型アクセ不（第２図参照）によるデータの
読み書きが可能になる．例えば、第１のメモリブレーン
であるＭｅｍ００，ＭｅｍｌＧ．，Ｍｅｍ２−０，Ｍｅ
ａ＋３０にグラフ４ツタプロセッサ３０３から１６ピッ
トのデータを読み書きする場合、これら４つのメモリＩ
Ｃをセレクトし、バツファＰＬＢＯをアクティブにする
ことにより、ブレーン型アクセスが可能となる．他のブ
レーンに？いても同様である． （２） ＣＰＵを使って、画像データを１画素８ビット
の濃淡画像として読み出す動作の説明。
のアクセスであるので、グラフィックプロセッサ側のア
ドレスを出力する。そのアドレスの上位は、デコ゜−ダ
３０７でデコードされ、バッファ３０４，３０５や画像
メモリ３０８〜３１５の制御信号として使われる．この
制御信号により、ブレーン型バッファ３０４はＥｎａｂ
ｌｅとなり、一方ピクセル型バッファ３０５はＬｌｎｅ
ｎａｂｌｅとなって、グラフィックプロセッサ３０３か
らのブレーン型アクセ不（第２図参照）によるデータの
読み書きが可能になる．例えば、第１のメモリブレーン
であるＭｅｍ００，ＭｅｍｌＧ．，Ｍｅｍ２−０，Ｍｅ
ａ＋３０にグラフ４ツタプロセッサ３０３から１６ピッ
トのデータを読み書きする場合、これら４つのメモリＩ
Ｃをセレクトし、バツファＰＬＢＯをアクティブにする
ことにより、ブレーン型アクセスが可能となる．他のブ
レーンに？いても同様である． （２） ＣＰＵを使って、画像データを１画素８ビット
の濃淡画像として読み出す動作の説明。
次にＣＰＵ３０１が、画像データを１画素８ビットの濃
淡画像として読み出す動作を説明する， ＣＰ０３０１
はアクセスする画像メモリのアドレスをアドレス・デー
タバスに出力する。当該アドレスはアドレスセレクタ３
０６に入力され、アドレスセレクタ３０６はＣＰＬｌ３
０１からのアクセスであるのでＣＰＵ側のアドレスを出
力する．そのアドレスの上位は、デコーダ３０７でデコ
ードされ、バッファ３０４，３０５や画像メモリの３０
８〜３１５の制御信号として使われる．このときにはブ
レーン型バッファ３０４はＵｎｅｎａｂｌｅになり、一
方、ピクセル型バツファ３０５はＥｎａｂｌｅになって
、ＣＰυ３０１からのピクセル型アクセス（第２図参照
）によるデータの読み書きが可能になる． 本実施例ではこのピクセル型アクセスの際、第３図にお
ける４個のバッ７ ｙ ＰＸＢＯＯ，ＰＸＢＯＩ，ＰＸ
ＢＯ２，ＰＸＢＯ３ 、同じく４個のバｙ ７ ｙ Ｐ
ＸＢＩＯ，ＰＸＢＩＩ，ＰＸＢ１２．ＰＸＢ１３ ，同
じく４個（Ｄ ）＜ ッ７ ｙ ＰＸＢ２０，ＰＸＢ２
１，ＰＸＢ２２，ＰＸＢ２３ ，同じく４個のバツ７
７ＰＸＢ３０．ＰＸＢ３１ ，ＰＸＢ３２，ＰＸＢ３３
をそれぞれ同時に制御するため、ＣＰ０３０１からの３
２ピットデータを一度に画像メモリに読み書きできるこ
とになる．すなわち、連続した画像データ、例えば００
０，１００，２００．−・・．７００の８ビット、００
１，１０１，２０１，・・・．７０ｌの８ビット、００
２，１０２，２０２．・・・．７０２の８ビットおよび
００３，１０３，２０２，・・・，７０３の８ビットか
ら構成される４画像データを読み書きする際は、８個の
メモリＩＣＭｅｍ００．Ｍｅｍ０１ ，Ｍｅｓ０２ ，
−” ，Ｍｅｍ０１をセレクトし、バッ７ ７ ＰＸＢ
ＯＯ，ＰＸＢＯＩ ，ＰＸＢＯ２，ＰＸＢＯ３をアクテ
ィブにすることで、計３２ビットの４画像データをアク
セスできる． なお、以上の実施例においては、ＣＰＩＩを３２ビット
並列処理可能なものとし、画像データを８ビットとした
が、その他のものであってもよい．例えばＣＰＵのデー
タ幅を１６ビット（Ｎ＝１６）、画像データを４ビット
（Ｍ＝４）としても本発明を有効に適用できるのは勿論
である． ［発明の効果］ 以上説明したように、本発明によれば、同一の画像メモ
リに対してブレーン型アクセスバッファとピクセル型ア
クセスバッファとを設け、ブレーン型アクセスを行うグ
ラフィックプロセッサによりブレーン中の連続したデー
タをアクセスすることが可能であり、かつＭビット幅の
画像データをＮビットＣＰｕで同時にＮ／Ｍ個のデータ
のアクセスが可能となるので、画像の高速処理が達成で
きる．
淡画像として読み出す動作を説明する， ＣＰ０３０１
はアクセスする画像メモリのアドレスをアドレス・デー
タバスに出力する。当該アドレスはアドレスセレクタ３
０６に入力され、アドレスセレクタ３０６はＣＰＬｌ３
０１からのアクセスであるのでＣＰＵ側のアドレスを出
力する．そのアドレスの上位は、デコーダ３０７でデコ
ードされ、バッファ３０４，３０５や画像メモリの３０
８〜３１５の制御信号として使われる．このときにはブ
レーン型バッファ３０４はＵｎｅｎａｂｌｅになり、一
方、ピクセル型バツファ３０５はＥｎａｂｌｅになって
、ＣＰυ３０１からのピクセル型アクセス（第２図参照
）によるデータの読み書きが可能になる． 本実施例ではこのピクセル型アクセスの際、第３図にお
ける４個のバッ７ ｙ ＰＸＢＯＯ，ＰＸＢＯＩ，ＰＸ
ＢＯ２，ＰＸＢＯ３ 、同じく４個のバｙ ７ ｙ Ｐ
ＸＢＩＯ，ＰＸＢＩＩ，ＰＸＢ１２．ＰＸＢ１３ ，同
じく４個（Ｄ ）＜ ッ７ ｙ ＰＸＢ２０，ＰＸＢ２
１，ＰＸＢ２２，ＰＸＢ２３ ，同じく４個のバツ７
７ＰＸＢ３０．ＰＸＢ３１ ，ＰＸＢ３２，ＰＸＢ３３
をそれぞれ同時に制御するため、ＣＰ０３０１からの３
２ピットデータを一度に画像メモリに読み書きできるこ
とになる．すなわち、連続した画像データ、例えば００
０，１００，２００．−・・．７００の８ビット、００
１，１０１，２０１，・・・．７０ｌの８ビット、００
２，１０２，２０２．・・・．７０２の８ビットおよび
００３，１０３，２０２，・・・，７０３の８ビットか
ら構成される４画像データを読み書きする際は、８個の
メモリＩＣＭｅｍ００．Ｍｅｍ０１ ，Ｍｅｓ０２ ，
−” ，Ｍｅｍ０１をセレクトし、バッ７ ７ ＰＸＢ
ＯＯ，ＰＸＢＯＩ ，ＰＸＢＯ２，ＰＸＢＯ３をアクテ
ィブにすることで、計３２ビットの４画像データをアク
セスできる． なお、以上の実施例においては、ＣＰＩＩを３２ビット
並列処理可能なものとし、画像データを８ビットとした
が、その他のものであってもよい．例えばＣＰＵのデー
タ幅を１６ビット（Ｎ＝１６）、画像データを４ビット
（Ｍ＝４）としても本発明を有効に適用できるのは勿論
である． ［発明の効果］ 以上説明したように、本発明によれば、同一の画像メモ
リに対してブレーン型アクセスバッファとピクセル型ア
クセスバッファとを設け、ブレーン型アクセスを行うグ
ラフィックプロセッサによりブレーン中の連続したデー
タをアクセスすることが可能であり、かつＭビット幅の
画像データをＮビットＣＰｕで同時にＮ／Ｍ個のデータ
のアクセスが可能となるので、画像の高速処理が達成で
きる．
第１図は本発明の一実施例に係る画像編集処理装置の構
成例を示すブロック図、 第２図はブレーン型アクセスおよびビクセル型アクセス
を説明するための説明図、 第３図は第１図におけるプレーン型アクセス用バッフ１
．ビクセル型アクセス用バッファおよび画像メモリの詳
細を示すブロック図、 第４図および第５図は、それぞれ、ブレーン型アクセス
およびピクセル型アクセスをより詳細に説明するための
説明図である． ３０１−ＣＰｔｌ ， ３０３・・・グラフィックプロセッサ、３０４・・・プ
レーン型アクセス用データパッファ、３０５ −・・ビ
クセル型アクセス用デッタバツファ、３０６・・・アド
レスセレクタ、 ３０７・・・デコーダ、 ３０８〜３１５・・・画像メモリ、 Ｍｅｍ００ 〜Ｍｅｓ３７ −メモリＩＣ，ＰＬＢＯ
− ＰＬＢ７， ＰＸＢＱＯ 〜ＰＸＢ３３・・・バッ
ファ。 第２図 寸 昧
成例を示すブロック図、 第２図はブレーン型アクセスおよびビクセル型アクセス
を説明するための説明図、 第３図は第１図におけるプレーン型アクセス用バッフ１
．ビクセル型アクセス用バッファおよび画像メモリの詳
細を示すブロック図、 第４図および第５図は、それぞれ、ブレーン型アクセス
およびピクセル型アクセスをより詳細に説明するための
説明図である． ３０１−ＣＰｔｌ ， ３０３・・・グラフィックプロセッサ、３０４・・・プ
レーン型アクセス用データパッファ、３０５ −・・ビ
クセル型アクセス用デッタバツファ、３０６・・・アド
レスセレクタ、 ３０７・・・デコーダ、 ３０８〜３１５・・・画像メモリ、 Ｍｅｍ００ 〜Ｍｅｓ３７ −メモリＩＣ，ＰＬＢＯ
− ＰＬＢ７， ＰＸＢＱＯ 〜ＰＸＢ３３・・・バッ
ファ。 第２図 寸 昧
Claims (1)
- Ｎビットのデータ幅をもつ中央処理装置と、出力手段
に出力すべき画像データを記憶する画像メモリと、該画
像メモリに対して画像データの作成ないし編集を行なう
画像プロセッサとを具え、前記画像メモリはＭビットの
画像データの各ビットに対応するメモリ領域を有し、該
メモリ領域を構成するメモリ用集積回路のデータ線数が
整数値Ｎ／Ｍの整数倍または整数分の一であり、さらに
前記画像プロセッサが１つの前記メモリ領域上の連続し
た所定数のビットのデータをアクセスする際に用いられ
る第１バッファと、前記中央処理装置が、連続したＮ／
Ｍ個の画像データをアクセスする際に用いられる第２バ
ッファとを具えたことを特徴とする画像編集処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19047689A JPH0355672A (ja) | 1989-07-25 | 1989-07-25 | 画像編集処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19047689A JPH0355672A (ja) | 1989-07-25 | 1989-07-25 | 画像編集処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355672A true JPH0355672A (ja) | 1991-03-11 |
Family
ID=16258743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19047689A Pending JPH0355672A (ja) | 1989-07-25 | 1989-07-25 | 画像編集処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264162A (ja) * | 1989-04-05 | 1990-10-26 | Sanden Corp | コンプレッサ |
-
1989
- 1989-07-25 JP JP19047689A patent/JPH0355672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02264162A (ja) * | 1989-04-05 | 1990-10-26 | Sanden Corp | コンプレッサ |
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