JPH087095A

JPH087095A - 文字図形表示装置

Info

Publication number: JPH087095A
Application number: JP13408394A
Authority: JP
Inventors: Yoshinori Amano; 善則天野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-06-16
Filing date: 1994-06-16
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】手書きの文字、図形等を表示する装置におい
て、線幅の太さの設定に関係することなく、手書きの文
字、図形が同じ状態で表示されるようにする。【構成】同一の画像データが共通に与えられる複数の
メモリ３Ａ〜３Ｄ、線幅の設定に応じて各メモリ３Ａ〜
３Ｄの内から画像データの書き込み対象となる所定のメ
モリを選択する手段１、各メモリ３Ａ〜３Ｄ上の所定の
アドレス(Ｘ，Ｙ)、およびこのアドレス(Ｘ，Ｙ)からメ
モリの行列方向に所定ビット分ずらせたアドレスを、画
像データの書き込みアドレスとしてそれぞれ生成して各
メモリ３Ａ〜３Ｄに対して個別に与える手段２７Ａ〜２
７Ｄ、および各メモリ３Ａ〜３Ｄから読み出される画像
データを合成する手段１２を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は手書きの文字、図形等を
表示するための装置に関する。

【０００２】

【従来の技術】ワードプロセッサやパーソナルコンピュ
ータ等のＯＡ機器においては、近年、ペンやマウス等を
用いて、手書きの文字や図形をモニタに表示できるよう
にしたものが提供されている。

【０００３】手書きの文字、図形等を表示するための従
来の装置について、図１１の構成を例にとって説明す
る。

【０００４】ペンやマウスを用いた入力部２からの位置
情報(移動量)２０が、適宜ＣＰＵ部７０に送られ、ここ
で絶対位置が計算された後、ＣＰＵ部７０は、画像デー
タ２５、書き込みアドレス２６、および書き込み制御信
号７３をそれぞれ単一のメモリ７１に対して発生し、こ
れによって、メモリ７１の所定のアドレス位置に画像デ
ータ２５が書き込まれる。

【０００５】メモリ７１に書き込まれた画像データは、
読み出しアドレス生成部７２で生成されたアドレスに従
ってメモリ７１から読み出され、図示しないモニタに出
力されて表示される。

【０００６】このように、モニタに文字、図形等の描画
を表示する上では、メモリ７１から常に画像データを読
み出す必要があるため、メモリ７１としては、読み出し
のためのポートとは別に書き込み用のポートがある、い
わゆるデュアルポートメモリが通常使われている。

【０００７】また、手書きの文字、図形等の描画を表示
する従来装置では、一般に、線幅を細いものから太いも
のまで任意に設定して表示できる機能を有している。

【０００８】上述のように、ＣＰＵ部７０は、入力部２
から入力される位置情報(移動量)に基づいてメモリ７１
に書き込むアドレスを生成している。

【０００９】ここで、いま、図１２において、１個の升
目は１画素に対応し、斜線部が画像データ“１”に、空
白部が画像データ“０”を示しているとしたとき、線幅
の最も細い表示を設定した場合には、同図(a)に示すよ
うに、ＣＰＵ部７０は、入力部２から入力される一つの
位置情報から一つの書き込みアドレスのみを計算し、一
画素分の画像データ“１”をメモリ７１に書き込む。

【００１０】これに対し、線幅の太い表示を設定した場
合には、同図(b)あるいは同図(c)に示すように、ＣＰＵ
部７０は、入力部２から入力された一つの位置情報(移
動量)から複数の書き込みアドレスを演算して生成し、
複数画素分の画像データ“１”をメモリ７１に書き込
む。

【００１１】図１２の(b)、(c)は、それぞれ画像データ
“１”が４画素分と１２画素分の場合を示しており、こ
のときのＣＰＵ部７０のメモリ７１への書き込みサイク
ルは、それぞれ４回分と１２回分が必要となる。

【００１２】

【発明が解決しようとする課題】このように、従来の装
置では、線幅の太さの設定に応じてＣＰＵ部７０におけ
る演算量やメモリ７１への書き込み回数が変化する。

【００１３】そのため、比較的ゆっくりとした速度で線
を描いた場合は、線幅の太さに関わらず、いずれも連続
した滑らかな線が表示される。

【００１４】しかし、描画速度を上げていくのに従っ
て、太い線幅の表示を設定したときに、入力部２から一
定の時間ごとに入力される位置情報をＣＰＵ部７０で処
理できなくなる。

【００１５】つまり、太い線幅の表示を設定したとき、
入力部２から入力される位置情報に対して、ＣＰＵ部７
０において描画処理に要する時間が余分にかかり、描画
速度の追従性が劣化する。

【００１６】その結果、線幅が細い表示を設定した場合
は、連続した線として表示されていても、線幅が太い表
示を設定した場合には、不連続の途切れた線が描かれて
しまい、同じ速度で入力したにも関わらず、線幅の表示
の設定の仕方によって異なった線種の表示がされてしま
うといった不都合を生じる。

【００１７】本発明は、上記の問題点を解消するもの
で、線幅の表示の設定に関係なく、同じ状態で手書きの
文字、図形が表示できるようにすることを課題とする。

【００１８】

【課題を解決するための手段】本発明は、上記の課題を
解決するために、次の構成を採る。

【００１９】すなわち、本発明の請求項１記載に係る文
字図形表示装置では、同一の画像データが共通に与えら
れる複数のメモリを有するとともに、線幅の設定に応じ
て、前記各メモリの内から画像データの書き込み対象と
なる所定のメモリを選択する手段と、モニタ上での水平
位置Ｘ、垂直位置Ｙにそれぞれ対応する各メモリ上のア
ドレスを(Ｘ，Ｙ)とした場合、このアドレス(Ｘ，Ｙ)、
およびこのアドレス(Ｘ，Ｙ)からメモリの行列の少なく
とも一方向に所定ビット分ずらせたアドレスを、各メモ
リに対する画像データの書き込みアドレスとしてそれぞ
れ生成し、これらの各書き込みアドレスを前記メモリに
対して個別に与える手段と、前記各メモリから読み出さ
れる画像データを合成する手段とを備える。

【００２０】また、本発明の請求項２に係る文字図形表
示装置では、同一の画像データが共通に与えられる複数
のメモリを有するとともに、モニタ上での水平位置Ｘ、
垂直位置Ｙにそれぞれ対応する各メモリ上のアドレスを
(Ｘ，Ｙ)とした場合、このアドレス(Ｘ，Ｙ)、およびこ
のアドレス(Ｘ，Ｙ)からメモリの行列の少なくとも一方
向に線幅の設定に応じて所定ビット分ずらせたアドレス
を、各メモリに対する画像データの読み出しアドレスと
してそれぞれ生成し、これらの各読み出しアドレスを前
記メモリに対して個別に与える手段と、前記各メモリか
ら読み出される画像データを合成する手段とを備えてい
る。

【００２１】さらに、請求項３または請求項４に係る文
字図形表示装置では、請求項１または請求項２の構成に
対して、複数のメモリの出力を選択して前記合成手段に
加える選択手段を付加したものである。

【００２２】

【作用】請求項１または請求項２の構成においては、入
力部から入力された一つの位置情報(移動量)に対し、複
数のメモリに同時に画像データの書き込みが可能であ
り、線幅の選択の仕方に応じて、各メモリの書き込み側
におけるアドレス制御、あるいは、一旦メモリに書かれ
た後、読み出し側のアドレス制御を行うので、ＣＰＵ部
における描画処理に要する時間は線幅に関係なく常に一
定になる。

【００２３】このため、線幅の設定に影響されることな
く、同じ状態で文字、図形等が表示されるようになる。

【００２４】さらに、請求項３の構成とすれば、各メモ
リの選択が自由に行なえるため、複数の表示メモリとし
て扱うことができる。

【００２５】

【実施例】実施例１図１は本発明の実施例１に係る文字図形表示装置の構成
を示したブロック図である。

【００２６】図１において、参照符号１はＣＰＵ部、２
はペン、マウス等からなる入力部、３Ａ〜３Ｄは複数プ
レーン分(本例では４プレーン分)が並列配置されたメモ
リであって、各メモリ３Ａ〜３Ｄはたとえばデュアルポ
ートメモリが適用される。

【００２７】７Ａ〜７Ｄは各メモリ３Ａ〜３Ｄに対して
画像データの書き込みアドレスを個別に生成する書き込
みアドレス生成部で、各メモリ３Ａ〜３Ｄにそれぞれ対
応して設けられている。

【００２８】また、１１は各メモリ３Ａ〜３Ｄに対して
画像データの読み出しアドレスを生成する単一の読み出
しアドレス生成部で、ここから生成される読み出しアド
レスは、各メモリ３Ａ〜３Ｄに対して共通に与えられる
ようになっている。

【００２９】１２は各メモリ３Ａ〜３Ｄから並列的に読
み出された画像データを合成する手段としての論理回路
部である。

【００３０】この論理回路部１２の構成としては、各画
素が１ビットとした場合、たとえば図９に示すような４
端子入力のＯＲ回路６０を適用することができる。

【００３１】次に、上記構成の文字図形表示装置によ
る、手書き文字や図形の線幅の設定に応じた描画処理の
動作について説明する。

【００３２】ペンやマウス等の入力部２から入力される
手書き文字、図形等の位置情報(移動量)２０は、ＣＰＵ
部１に送られる。

【００３３】ＣＰＵ部１は、この位置情報２０に基づい
て、各メモリ３Ａ〜３Ｄに対して共通の書き込みアドレ
ス２６を計算して出力する。

【００３４】ここで、ＣＰＵ部１から出力される共通の
書き込みアドレス２６を(Ｘ，Ｙ）［Ｘが列アドレス、
Ｙが行アドレス］としたとき、このアドレス(Ｘ，Ｙ)
は、図示しないモニタ上の水平位置がＸに、垂直位置が
Ｙにそれぞれ対応しているものとする。

【００３５】書き込みアドレス生成部７Ａでは、ＣＰＵ
部１からの共通の書き込みアドレス２６である(Ｘ，Ｙ)
に対して、これと同じ(Ｘ，Ｙ)の内容の書き込みアドレ
ス２７Ａを生成し、これを対応するメモリ３Ａに出力す
る。

【００３６】また、書き込みアドレス生成部７Ｂでは、
ＣＰＵ部１からの共通の書き込みアドレス２６である
(Ｘ，Ｙ)に対して、水平位置に１を加えた(Ｘ＋１，Ｙ)
の内容の書き込みアドレス２７Ｂを生成し、これを対応
するメモリ３Ｂに出力する。

【００３７】さらに、書き込みアドレス生成部７Ｃで
は、ＣＰＵ部１からの共通の書き込みアドレス２６であ
る(Ｘ，Ｙ)に対し、垂直位置に１を加えた(Ｘ，Ｙ＋１)
の内容の書き込みアドレス２７Ｃを生成し、これを対応
するメモリ３Ｃに出力する。

【００３８】さらにまた、書き込みアドレス生成部７Ｄ
では、ＣＰＵ部１からの共通の書き込みアドレス２６で
ある(Ｘ，Ｙ)に対し、水平位置と垂直位置に共に１を加
えた(Ｘ＋１，Ｙ＋１)の内容の書き込みアドレス２７Ｄ
を生成し、これを対応するメモリ３Ｄに出力する。

【００３９】さらに、ＣＰＵ部１では、各メモリ３Ａ〜
３Ｄに対して共通の書き込みアドレス２６を生成するの
と並行して、画像データ２５、および各メモリ３Ａ〜３
Ｄへの書き込み制御信号２１Ａ〜２１Ｄを生成し、この
書き込み制御信号２１Ａ〜２１Ｄによって、各メモリ３
Ａ〜３Ｄに対する画像データ２５の書き込みの許可、ま
たは禁止を行なう。つまり、この書き込み制御信号２１
Ａ〜２１Ｄによって、メモリ３Ａ〜３Ｄの内、画像デー
タの書き込み対象となるものが選択される。

【００４０】一方、読み出しアドレス生成部１１から出
力される読み出しアドレス３１に従って、各メモリ３Ａ
〜３Ｄからは画像データ３２Ａ〜３２Ｄが並列的に読み
出され、論理回路部１２で合成された後、合成されたデ
ータ３６が図示しないモニタに送られる。

【００４１】ここで、図２および図３において、各メモ
リ３Ａ〜３Ｄにおいて、一つの升目が１画素に対応し、
各画素は１ビットで表わされ、斜線部が画像データ
“１”、空白部が画像データ“０”を示すものとする。

【００４２】いま、ＣＰＵ部１から各メモリ３Ａ〜３Ｄ
に対する共通の書き込みアドレス２６として、たとえば
(Ｘ，Ｙ)＝(a，b)、(a＋１，b＋１)、(a＋２，b＋２)、
(a＋３，b＋３)、(a＋４，b＋４)、(a＋５，b＋５)が順
次生成されたものとすれば、これらの各書き込みアドレ
ス２６に応じて、各書き込みアドレス生成部７Ａ〜７Ｄ
からは、前述のようにして、順次個別の書き込みアドレ
ス２７Ａ〜２７Ｄが生成される。

【００４３】ここで、線幅を太く表示するモードが設定
されている場合には、ＣＰＵ部１から各メモリ３Ａ〜３
Ｄに対して与えられる書き込み制御信号２１Ａ〜２１Ｄ
は、たとえば全てローレベルとなって書き込みが許可さ
れる。

【００４４】そして、各メモリ３Ａ〜３Ｄに対して計６
回の書き込み操作で画像データ“１”を書き込んだ場
合、各メモリ３Ａ〜３Ｄには、図２(a)〜(d)にそれぞれ
対応して示すように、画像データが書き込まれる。

【００４５】一方、線幅を細く表示するモードが選択さ
れている場合には、ＣＰＵ部１から各メモリ３Ａ〜３Ｄ
に対して与えられる書き込み制御信号２１Ａ〜２１Ｄの
内、たとえば一つのメモリ３Ａのみがローレベルとなっ
て書き込みが許可され、残りの書き込み制御信号２１Ｂ
〜２１Ｄは全てハイレベルが維持されて書き込みが禁止
される。

【００４６】そして、ＣＰＵ部１から各メモリ３Ａ〜３
Ｄに対して与えられる共通の書き込みアドレス２６は図
２の場合と同じで、各メモリ３Ａ〜３Ｄに対して計６回
の書き込み操作で画像データ“１”を書き込んだとすれ
ば、各メモリ３Ａ〜３Ｄには、図３(a)〜(d)にそれぞれ
対応して示すように、画像データが書き込まれる。

【００４７】図２(a)〜(d)に示す状態では、各々のメモ
リ３Ａ〜３Ｄについて、全てを書き込み許可としている
ので、各メモリ３Ａ〜３Ｄにおける画像データの書き込
み位置はそれぞれ異なるが、いずれも画像データ“１”
が斜め方向に順次配列されている。

【００４８】これに対し、図３(a)〜(d)に示す状態で
は、一つのメモリ３Ａしか書き込みを許可していないた
め、このメモリ３Ａのみ画像データ“１”が斜め方向に
配列され、他のメモリ３Ｂ〜３Ｄは、画像データ“０”
のみで空白となっている。

【００４９】したがって、次に、図２および図３に示す
状態で書き込まれている画像データを、読み出しアドレ
ス生成部１１からの共通の読み出しアドレス３１を指定
することによって並列的に読み出し、これを論理回路部
１２を通して合成した場合には、それぞれ図２(e)、図
３(e)に示すようになる。

【００５０】すなわち、論理回路部１２(本例ではＯＲ
回路６０)の出力３６は、各メモリ３Ａ〜３Ｄから読み
出される画像データ３２Ａ〜３２Ｄの少なくとも一つが
“１”であれば、その出力３６は“１”となり、出力さ
れる画像データ３２Ａ〜３２Ｄの全てが“０”であれ
ば、その出力３６は“０”となる。

【００５１】その結果、図２では(a)、(b)、(c)、(d)の
合成されたものになるため、線幅の太い線として表示が
なされる一方、図３では(a)のみの画像データが出力さ
れるために、線幅が細い線として表示されることにな
る。

【００５２】このように、実施例１では、ＣＰＵ部１か
ら各メモリ３Ａ〜３Ｄに送出される画像データ２５は共
通であるが、画像データ２５の書き込み対象となるメモ
リ３Ａ〜３Ｄの選択、ならびに書き込みアドレス生成部
７Ａ〜７Ｄで生成される書き込みアドレスを行列方向に
ずらせることで、線幅の太さの設定に応じた表示が行な
われる。

【００５３】このため、ＣＰＵ部１における処理時間
は、線幅によらずに一定とすることができる。

【００５４】実施例２図４は、本発明の実施例２に係る文字図形表示装置の構
成を示すブロック図であり、図１に示した実施例１に対
応する部分には同一の参照符号を付す。

【００５５】この実施例２の特徴は、実施例１の構成と
比較した場合、実施例１では各メモリ３Ａ〜３Ｄに対す
る画像データの書き込み側のアドレスを工夫したが、実
施例２では各メモリ３Ａ〜３Ｄに対する画像データの読
み出し側のアドレスを工夫した点にある。

【００５６】具体的には、実施例１では、各メモリ３Ａ
〜３Ｄに対して、それぞれ個別に書き込みアドレス生成
部７Ａ〜７Ｄを設けていたのに対して、この実施例２で
は、書き込みアドレス生成部を省略して、ＣＰＵ部１が
各メモリ３Ａ〜３Ｄに対して共通の書き込みアドレス２
６を直接に与えるようにしている。

【００５７】また、実施例１では、単一の読み出しアド
レス生成部１１を設け、各メモリ３Ａ〜３Ｄに共通の読
み出しアドレス３１を与えていたのに対して、この実施
例２では、各メモリ３Ａ〜３Ｄにそれぞれ対応して読み
出しアドレス生成部１１Ａ〜１１Ｄを設けて、各メモリ
３Ａ〜３Ｄに対して個別の読み出しアドレス４４Ａ〜４
４Ｄを加えるようにしている。

【００５８】その他の構成は、実施例１の場合と基本的
に同じであるから、詳しい説明を省略する。

【００５９】次に、上記構成の文字図形表示装置によ
る、手書き文字や図形の線幅の設定に応じた描画処理の
動作について説明する。

【００６０】この実施例２において、ペンやマウス等の
入力部２から入力される手書き文字、図形等の位置情報
(移動量)２０は、ＣＰＵ部１に送られる。

【００６１】ＣＰＵ部１は、この位置情報に基づいて、
各メモリ３Ａ〜３Ｄに対して共通の書き込みアドレス２
６を計算して出力する。

【００６２】ここで、ＣＰＵ部１から出力される共通の
書き込みアドレス２６を(Ｘ，Ｙ)としたとき、このアド
レス(Ｘ，Ｙ)は、実施例１の場合と同様に、図示しない
モニタ上の水平位置がＸに、垂直位置がＹにそれぞれ対
応しているものとする。

【００６３】このＣＰＵ部１からの共通の書き込みアド
レス２６は、各メモリ３Ａ〜３Ｄに対して直接に加えら
れる。

【００６４】さらに、ＣＰＵ部１では、各メモリ３Ａ〜
３Ｄに対して共通の書き込みアドレス２６を生成するの
と並行して、画像データ２５、および各メモリ３Ａ〜３
Ｄへの書き込み制御信号２１Ａ〜２１Ｄを生成する。

【００６５】画像データ２５は、各メモリ３Ａ〜３Ｄに
共通に加えられる一方、書き込み制御信号２１Ａ〜２１
Ｄによって、各メモリ３Ａ〜３Ｄに対する画像ータ２５
の書き込みが許可、または禁止される。

【００６６】一方、各メモリ３Ａ〜３Ｄから画像データ
を読み出すには、各読み出しアドレス生成部１１Ａ〜１
１Ｄからそれぞれ読み出しアドレス４４Ａ〜４４Ｄが生
成され、これらの読み出しアドレス４４Ａ〜４４Ｄに従
って、各メモリ３Ａ〜３Ｄから画像データ３２Ａ〜３２
Ｄが並列的に読み出され、論理回路部１２で合成された
後、この合成されたデータ３６が図示しないモニタに送
られる。

【００６７】ここで、線幅を太く表示するモードが設定
されている場合に、前述の図２(e)と同じ表示を、この
実施例２の構成で実現するには、次のように行う。

【００６８】ＣＰＵ部１は、各メモリ３Ａ〜３Ｄに対す
る共通の書き込みアドレス２６として、たとえば(Ｘ，
Ｙ)＝(a，b)、(a＋１，b＋１)、(a＋２，b＋２)、(a＋
３，b＋３)、(a＋４，b＋４)、(a＋５，b＋５)を順次生
成する。

【００６９】さらに、画像データ２５に対する書き込み
制御信号２１Ａ〜２１Ｄを全て書き込み許可にする。

【００７０】そして、計６回の書き込み操作で画像デー
タ“１”を各メモリ３Ａ〜３Ｄに書き込んだ場合、各メ
モリ３Ａ〜３Ｄの中身は、いずれも図２(a)に示すよう
に、全て同一の内容となる。

【００７１】一方、メモリ３Ａ〜３Ｄからの画像データ
の読み出しに際しては、読み出しアドレス生成部１１Ａ
は、ＣＰＵ部１からの共通の書き込みアドレス２６であ
る(Ｘ，Ｙ)に対して、これと同じ(Ｘ，Ｙ)の内容の読み
出しアドレス４４Ａを生成し、これを対応するメモリ３
Ａに出力する。

【００７２】また、読み出しアドレス生成部１１Ｂは、
書き込みアドレス(Ｘ，Ｙ)に対して、水平位置に１を引
いた(Ｘ−１，Ｙ)の内容の読み出しアドレス４４Ｂを生
成し、これを対応するメモリ３Ｂに出力する。

【００７３】さらに、読み出しアドレス生成部１１Ｃ
は、書き込みアドレス(Ｘ，Ｙ)に対し、垂直位置に１を
引いた(Ｘ，Ｙ−１)の内容の読み出しアドレス４４Ｃを
生成し、これを対応するメモリ３Ｃに出力する。

【００７４】さらにまた、読み出しアドレス生成部１１
Ｄでは、書き込みアドレス(Ｘ，Ｙ)に対し、水平位置と
垂直位置に共に１を引いた(Ｘ−１，Ｙ−１)の内容の読
み出しアドレス４４Ｄを生成し、これを対応するメモリ
３Ｄに出力する。

【００７５】つまり、各読み出しアドレス生成部１１Ａ
〜１１Ｄから発生される各読み出しアドレスはそれぞれ
(Ｘ，Ｙ)、(Ｘ−１，Ｙ)、(Ｘ，Ｙ−１)、(Ｘ−１，Ｙ
−１)となり、その結果、メモリ３Ａに対して他のメモ
リ３Ｂ〜３Ｄからは、行方向、列方向のいずれか一方ま
たは双方に１画素分ずらせた状態で画像データが読み出
されることになる。

【００７６】したがって、このようして各メモリ３Ａ〜
３Ｄから並列的に読み出された画像データを、論理回路
部１２を通した場合には、図２(e)に示す表示が得られ
る。

【００７７】また、線幅を細く表示するモードが設定さ
れている場合に、前述の図３(e)と同じ表示を、この実
施例２の構成で行うには、ＣＰＵ部１からデータ２５を
書き込む際に、書き込み制御信号２１Ａ〜２１Ｄを全て
書き込み許可にするとともに、各読み出しアドレス生成
部１１Ａ〜１１Ｄから生成される読み出しアドレス４４
Ａ〜４４Ｄを全て同じアドレス(Ｘ，Ｙ)となるように制
御することで実現される。

【００７８】他の例として、たとえば、図５(b)あるい
は同図(c)に示すような表示を得るには、次のように行
う。なお、図５(b)は縦方向の線幅のみを太くした場合
であり、同図(c)は縦および横方向のいずれも線幅を太
くした場合である。

【００７９】いま、２つの書き込み制御信号２１Ａ、２
１Ｂを書き込み許可とし、他の書き込み制御信号２１
Ｃ，２１Ｄは書き込み禁止とする。

【００８０】このとき、メモリ３Ａ，３Ｂには、図５
(a)に示すように、共に同じ内容の画像データが書か
れ、残りのメモリ３Ｃ，３Ｄは空白のままとなる。

【００８１】そして、読み出しアドレス生成部１１Ａで
生成される読み出しアドレス４４Ａを(Ｘ，Ｙ)としたと
き、読み出しアドレス生成部１１Ｂで生成される読み出
しアドレス４４Ｂを(Ｘ−１，Ｙ)とする。そして、各メ
モリ３Ａ〜３Ｄから画像データを読み出して合成すれ
ば、図５(b)の表示が得られる。

【００８２】また、読み出しアドレス生成部１１Ａで生
成される読み出しアドレス４４Ａを(Ｘ，Ｙ)としたと
き、読み出しアドレス生成部１１Ｂで生成される読み出
しアドレス４４Ｂを(Ｘ−１，Ｙ−１)としたときには図
５(c)の表示が得られる。

【００８３】図５(b)または(c)の表示を別の方法によっ
て実現することもできる。

【００８４】たとえば、図４において、書き込み制御信
号２１Ａ〜２１Ｄをすべて書き込み許可とし、各メモリ
３Ａ〜３Ｄの内容が全て図５(a)となるようにする。

【００８５】図５(b)の表示を実現するには、読み出し
アドレス４４Ａが(Ｘ，Ｙ)のときに、読み出しアドレス
４４Ｂが(Ｘ−１，Ｙ)となるようにし、読み出しアドレ
ス４４Ｃ、４４Ｄは、それぞれ(Ｘ，Ｙ)、(Ｘ−１，
Ｙ)、あるいは(Ｘ，Ｙ)と(Ｘ−１，Ｙ)のいずれか一方
になるように設定すればよい。

【００８６】また、図５(c)の表示を実現するには、読
み出しアドレス４４Ａが(Ｘ，Ｙ)のときに、読み出しア
ドレス４４Ｂは(Ｘ−１，Ｙ−１)となるようにし、読み
出しアドレス４４Ｃ、４４Ｄは、それぞれ(Ｘ，Ｙ)、
(Ｘ−１，Ｙ−１)、あるいは(Ｘ，Ｙ)、(Ｘ−１，Ｙ−
１)のいずれか一方になるように設定すればよい。

【００８７】図４に示した実施例２の構成において、Ｃ
ＰＵ部１は、各メモリ３Ａ〜３Ｄに対してそれぞれ独立
した書き込み制御信号２１Ａ〜２１Ｄを与えるようにし
ているが、上述した説明から分かるように、各メモリ３
Ａ〜３Ｄに対して共通の書き込み制御信号を与えるよう
にしても、独立の書き込み制御信号２１Ａ〜２１Ｄを与
える場合と全く同じ表示が可能である。

【００８８】このように、実施例２では、ＣＰＵ部１で
生成される画像データは各メモリ３Ａ〜３Ｄに共通に加
わるが、画像データの書き込み対象となるメモリ３Ａ〜
３Ｄの選択、あるいは、読み出しアドレス生成部１１Ａ
〜１１Ｄから生成される読み出しアドレス４４Ａ〜４４
Ｄを変えることで、線幅の太さの設定に応じた表示がな
される。

【００８９】このため、表示される線幅の太さに関係な
くＣＰＵ部１での処理時間を一定にすることができる。

【００９０】さらに、この実施例２では、各メモリ３Ａ
〜３Ｄに、一旦、同一の線幅を表示する画像データが書
き込まれた後においても、読み出しアドレス生成部１１
Ａ〜１１Ｄの読み出しアドレスを工夫することによっ
て、書き込んだ際と異なる線幅をもつ文字、図形を表示
することが可能となる。

【００９１】実施例３図６は、本発明の実施例３に係る文字図形表示装置の構
成を示すブロック図であり、図１に示した実施例１に対
応する部分には同一の参照符号を付す。

【００９２】この実施例３の特徴は、実施例１の構成に
おける各メモリ３Ａ〜３Ｄと論理回路部１２との間に、
各メモリ３Ａ〜３Ｄからの出力を選択する選択部５１、
および選択部５１を制御する選択信号５４を生成する選
択信号生成部５２を設けた点にある。

【００９３】この選択部５１としては、１画素が１ビッ
トとした場合、たとえば図１０に示すような２端子入力
のＡＮＤゲート６１Ａ〜６１Ｄを４つ組み合わせて構成
することができる。

【００９４】また、選択信号生成部５２から出力される
選択信号５４は、本例では４ビットの信号であり、それ
ぞれ選択信号５４Ａ〜５４Ｄからなる。各選択信号５４
Ａ〜５４Ｄがそれぞれレベル”１”のとき、各メモリ３
Ａ〜３Ｄの出力３２Ａ〜３２Ｄは、ＡＮＤゲート６１Ａ
〜６１Ｄの出力信号５５Ａ〜５５Ｄとしてそれぞれ選択
部５１から出力される。

【００９５】その他の構成は、実施例１の場合と同様で
あるから、詳しい説明を省略する。次に、この実施例３
における、手書き文字や図形の線幅の設定に応じた描画
処理の動作について説明する。

【００９６】入力部２からの位置情報(移動量)２０を用
いてＣＰＵ部１によって各メモリ３Ａ〜３Ｄへの書き込
みアドレス２６を計算し、これに応じて各書き込みアド
レス生成部７Ａ〜７Ｄから生成された書き込み制御信号
２７Ａ〜２７Ｄによって各メモリ３Ａ〜３Ｄに画像デー
タを書き込む過程は、実施例１で説明した内容と同様で
ある。

【００９７】そして、たとえば図２(e)に示すような表
示を実現するには、選択信号５４Ａ〜５４Ｄのレベルを
全て“１”として、各メモリ３Ａ〜３Ｄから読み出され
る画像データ３２Ａ〜３２Ｄをそのまま選択部５１のＡ
ＮＤゲート６１Ａ〜６１Ｄを通過させて論理回路部１２
に加わるようにすればよい。

【００９８】また、たとえば、図７(c)に示すような表
示を実現するためには、入力部２からの一連の手書き情
報に対し、ＣＰＵ部１から生成される書き込み制御信号
２１Ａ、２１Ｂを常に書き込み許可モードとし、他の書
き込み制御信号２１Ｃ、２１Ｄを書き込み禁止モードと
する。

【００９９】また、ＣＰＵ部１からの共通の書き込みア
ドレス２６が(Ｘ，Ｙ)としたとき、これに対して、書き
込みアドレス生成部７Ａ、７Ｂからそれぞれ生成される
書き込みアドレス２７Ａ、２７Ｂを、(Ｘ，Ｙ)および
(Ｘ＋１，Ｙ＋１)としてメモリ３Ａ、３Ｂに与える。

【０１００】これにより、メモリ３Ａ、３Ｂには、図７
(a)、(b)に示すようにして、画像データが書き込まれ
る。

【０１０１】一方、各メモリ３Ａ〜３Ｄからの画像デー
タの読み出しに際しては、選択信号生成部５２では、選
択信号５４Ａ、５４Ｂを共にレベル“１”、他の選択信
号５４Ｃ、５４Ｄを共にレベル“０”にする。

【０１０２】この結果、メモリ３Ａ，３Ｂから読み出さ
れた画像データ３２Ａ，３２ＢのみがＡＮＤゲート６１
Ａ，６１Ｂを通過し、これら画像データ５５Ａ，５５Ｂ
が論理回路部１２で合成されて合成出力３６となる。

【０１０３】したがって、図７(c)で示される表示画像
は、全部のメモリ３Ａ〜３Ｄの内の一部のメモリ３Ａ，
３Ｂの画像データのみを利用して作られたものとなる。

【０１０４】これとは逆に、たとえば、図７(f)に示す
ような表示を実現するためには、入力部２からの一連の
手書き情報に対し、ＣＰＵ部１から生成される書き込み
制御信号２１Ａ、２１Ｂを書き込み禁止モードとし、他
の書き込み制御信号２１Ｃ、２１Ｄを常に書き込み許可
モードにする。

【０１０５】また、ＣＰＵ部１からの共通の書き込みア
ドレス２６が(Ｘ，Ｙ)としたとき、これに対して、書き
込みアドレス生成部７Ｃ、７Ｄからそれぞれ生成される
書き込みアドレス２７Ｃ、２７Ｄを、(Ｘ，Ｙ)および
(Ｘ−１，Ｙ−１)としてメモリ３Ｃ、３Ｄに与える。

【０１０６】これにより、メモリ３Ｃ、３Ｄには、図７
(d)、(e)に示すようにして、画像データが書き込まれ
る。

【０１０７】一方、各メモリ３Ａ〜３Ｄからの画像デー
タの読み出しに際しては、選択信号生成部５２では、選
択信号５４Ｃ、５４Ｄを共にレベル“１”、他の選択信
号５４Ａ、５４Ｂを共にレベル“０”にする。

【０１０８】この結果、メモリ３Ｃ，３Ｄから読み出さ
れた画像データ３２Ｃ，３２ＤのみがＡＮＤゲート６１
Ｃ，６１Ｄを通過し、これら画像データ５５Ｃ，５５Ｄ
が論理回路部１２で合成されて合成出力３６となる。

【０１０９】したがって、図７(f)で示される表示画像
は、全部のメモリ３Ａ〜３Ｄの内の一部のメモリ３Ｃ，
３Ｄの画像データのみを利用して作られたものとなる。

【０１１０】このように、実施例３では、実施例１にお
ける動作以外に、全メモリ３Ａ〜３Ｄの内から、一部の
メモリの画像データのみを選択的に取り出すことができ
る。

【０１１１】実施例４図８は、本発明の実施例４に係る文字図形表示装置の構
成を示すブロック図であり、図４に示した実施例２に対
応する部分には同一の参照符号を付す。

【０１１２】この実施例４の特徴は、実施例２の構成の
各メモリ３Ａ〜３Ｄと論理回路部１２との間に、各メモ
リ３Ａ〜３Ｄからの出力を選択する選択部５１、および
選択部５１を制御する選択信号５４を生成する選択信号
生成部５２を設けた点にある。

【０１１３】選択部５１および選択信号生成部５２の構
成は、実施例３の場合と同様であるから、詳しい説明は
省略する。

【０１１４】この実施例４においても、先の実施例２と
同様に、各メモリ３Ａ〜３Ｄに対して一旦書かれた画像
データについて、その読み出しアドレス４４Ａ〜４４Ｄ
を変えることで、図２(e)や図３(e)のような太い線や細
い線、あるいは、図５(b)のように縦方向のみ太くする
といった文字、図形の変形が可能である。

【０１１５】さらに、これに加えて、実施例３で説明し
たように、書き込み制御信号２１Ａ〜２１Ｄの制御と、
それに連動して選択部５１の制御を行うことで複数の表
示メモリとして使用することが可能である。

【０１１６】なお、上記の各実施例１〜４では、画像デ
ータを格納するメモリ３Ａ〜３Ｄは、４つの場合で構成
されているが、メモリの個数はこれに限定されるもので
はない。

【０１１７】また、説明を簡単にするために１画素が１
ビットに対応しているものとしたが、１画素が複数ビッ
トで表現されている場合にも本発明は適用可能である。

【０１１８】

【発明の効果】本発明は、次の効果を奏する。

【０１１９】(１) 請求項１および請求項２に係る発明
では、手書きの文字や図形の線幅の太さに関係なく、Ｃ
ＰＵ部での処理時間は同じになるため、細い線が連続に
引くことができるスピードであれば、太い線でも途切れ
ることなく同じ状態で表示することが可能となる。

【０１２０】特に、請求項２に係る発明においては、画
像データを一旦メモリに書き込んだ後に、読み出し側の
操作を行うことで、書き込んだ画像データをそのまま表
示した場合とは異なる線幅の表示を行えるという利点が
ある。

【０１２１】(２) 請求項３に係る発明では、上記(１)
の効果に加えて、複数のメモリの内の一部のメモリのみ
を選択して利用できるので、選択の自由度が一層高ま
る。

【図面の簡単な説明】

【図１】本発明の実施例１に係る文字図形表示装置の構
成を示すブロック図である。

【図２】実施例１において、太い線を表示する場合の説
明図である。

【図３】実施例１において、細い線を表示する場合の説
明図である。

【図４】本発明の実施例２に係る文字図形表示装置の構
成を示すブロック図である。

【図５】実施例２において、その機能を説明するための
図である。

【図６】本発明の実施例３に係る文字図形表示装置の構
成を示すブロック図である。

【図７】実施例３において、複数の表示メモリとして使
用する場合の説明図である。

【図８】本発明の実施例４に係る文字図形表示装置の構
成を示すブロック図である。

【図９】実施例１〜４における論理回路部の一構成例を
示す図である。

【図１０】実施例３および実施例４における選択部の一
構成例を示す図である。

【図１１】従来例における文字図形表示装置の構成を示
すブロック図である。

【図１２】線の幅を変えた場合の表示例を示す図であ
る。

【符号の説明】

１…ＣＰＵ部、２…入力部、３Ａ〜３Ｄ…メモリ、７Ａ
〜７Ｄ…書き込みアドレス生成部、１１，１１Ａ〜１１
Ｄ…読み出しアドレス生成部、１２…論理回路部、５１
…選択部、５２…選択信号生成部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/20 9377−5Ｈ

Claims

【特許請求の範囲】

【請求項１】同一の画像データが共通に与えられる複
数のメモリを有するとともに、線幅の設定に応じて、前記各メモリの内から画像データ
の書き込み対象となる所定のメモリを選択する手段と、モニタ上での水平位置Ｘ、垂直位置Ｙにそれぞれ対応す
る各メモリ上のアドレスを(Ｘ，Ｙ)とした場合、このア
ドレス(Ｘ，Ｙ)、およびこのアドレス(Ｘ，Ｙ)からメモ
リの行列の少なくとも一方向に所定ビット分ずらせたア
ドレスを、各メモリに対する画像データの書き込みアド
レスとしてそれぞれ生成し、これらの各書き込みアドレ
スを前記メモリに対して個別に与える手段と、前記各メモリから読み出される画像データを合成する手
段と、を備えた文字図形表示装置。
【請求項２】同一の画像データが共通に与えられる複
数のメモリを有するとともに、モニタ上での水平位置Ｘ、垂直位置Ｙにそれぞれ対応す
る各メモリ上のアドレスを(Ｘ，Ｙ)とした場合、このア
ドレス(Ｘ，Ｙ)、およびこのアドレス(Ｘ，Ｙ)からメモ
リの行列の少なくとも一方向に線幅の設定に応じて所定
ビット分ずらせたアドレスを、各メモリに対する画像デ
ータの読み出しアドレスとしてそれぞれ生成し、これら
の各読み出しアドレスを前記メモリに対して個別に与え
る手段と、前記各メモリから読み出される画像データを合成する手
段と、を備えた文字図形表示装置。
【請求項３】前記各メモリの出力を選択して前記合成
手段に加える選択手段を備える、請求項１または請求項
２に記載の文字図形表示装置。