JPS6226548A

JPS6226548A - メモリ制御装置

Info

Publication number: JPS6226548A
Application number: JP16548785A
Authority: JP
Inventors: Shoji Miyake; 三宅　正二
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-07-26
Filing date: 1985-07-26
Publication date: 1987-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、メモリにアクセスしてデータの書込／読出を
するメモリ制御装置に関し、特にビットバウンダリ・メ
モリアクセスを高速に行うようにしたものでちる。

（従来の技術）第５図はビットバウンダリ・メモリアクセスの説明図で
ある。１つの単位として８ビ、ドパイトデータがちり、
これに対応して番地が付与されている。１つのデータａ
は８ビ、ドパイトで表現される。ビットバウンダリ・メ
モリアクセスでは、データ２がｎ番地と（ｎ＋１）番地
に記録されているために、ｎ番地のデータと（ｎ＋１）
番地のデータに２回アクセスする必要がある。

第５図（ａ）はｎ番地のデータ人と、（ｎ＋１）番地の
データＢを示している。このようなメモリにデータａを
ｍビ、ト分だけずらしてビットバウンダリに書込む場合
には、次の如く処理される。

（ａ）　　ｎ番地のデータ人を第１のアキュムレータに
ロードする。

（）＋）ｍｌのアキュムレータの下位（８−ｍ　）　ビ
ットをクリアする。

（Ｃ）　　データａを＠２のアキュムレータにロードす
る。

（ｄ）Ｍ２のアキュムレータをｍビット右シフトする。

（ｃ）　　第１及び第２のアキュムレータ間の論理和を
とる。

（ｆ）　　（ｅ）の結果をｎ番地へ書込む。

（ｇ）　　（ｎ＋１）番地についても、（ａ）〜（ｆ）
に準じた処理を行なう。

通常の語境界の書込みはアキュムレータとメモプリとの
一回の遺取りで済むから、ピットノくウンダリアクセス
は時間を大幅に要することが了解される。

このようなど、トパウングリ・メモリアクセスは画像・
図形や文字処理に適用されることが多い。

画像はビットマッグメモリと呼ばれる、メモリの１ド、
トと画像の一１ｉｆｉス（ビクセル）とがｌ対ｌＫ対応
したものが採用されている。このようなどアトマツプメ
モリにおいて、特定の図形や文字を僅かに移動するため
（例えば１ド、ト・分移動する）Ｋビットパウンダ・メ
モリアクセスが用いられる。

（発明が解決しようとする問題点）しかしながら、画像処理においては対象とするメモリ数
（画素数）が多いので、従来例の如くソフトウェアで処
理すると処理時間が増大し、マンマシンインターフニス
が悪くなる問題点があった。

ｔたビットスライスプロセッサを用いてビットバウンダ
リ・メモリアクセスを高速化することも行われるが、構
成が複−４になる問題点があった。

本発明は上記の問題点を解決したもので、ビ。

トパウンダリなメモリアクセスと語境界のメモリアクセ
スとを同一の操作で行なうことくより処理の早いメモリ
制御装置を実現することを目的とする。

（問題点を解決する手段）このような目的を達成する本発明は、ビットバウンダリ
なメモリアクセスを行うようにしたメモリ制御装置であ
って、アドレス信号を入力し当該アドレス信号の隣りの
アドレスをアクセスするためのアドレス信号を発生する
＋ｌアダ手段と、前記アドレス信号（ｎ番地）と＋ｌア
ダ手段からのアドレス信号（ｎ＋１番地）とを入力し、
いずれかの番地を選択するためのアドレスマルチプレク
サと、このマルチプレクサからのアドレス信号が与えら
れるメモリと、データを入力しデータビ。

トを選択して前記メモリに与えるデータマルチプレクサ
と、前記データのビットバウンダリ量に応じて前記アド
レスマルチプレクサ及びデータマルチプレクサを制御す
るコントロールロジックとを備えたものである。

（実施例）以下図面を用いて本発明を説明する。

第１図は本発明の一実施例を示すブロック図である。図
において、ＩＦｉデータを取込んで保持するラッチで、
ビットバウンダリに関する情報を保持する。２はデータ
を記憶するメモリで、データのど、ト数に応じたビット
数を少なくとも有するとともに少なくともデータサンプ
ル数に対応したアドレスを有している。３はう、チｌで
保持されたデータに応じて動作するデータマルチプレク
サで、データバス上のデータを入力し、データビットを
選択してメモリ２に与える。４はラッチｌの保持するデ
ータをデータマルチプレクサ３に送るデコーダで、デー
タをデータマルチプレクサ３の動作に適するように変換
する。

５はアドレスバスのｎ番地の信号について隣接した（ｎ
＋１）番地の信号を発生するアダー（＋ｌアダ手段）、
６けアドレスバスのｎ番地の信号とアダー５の信号とが
入力されたアドレスマルチプレクサで、メモリ２のいず
れのアドレスの位置にアクセスするかを定める。アドレ
スマルチプレクサのアドレス信号はメモリ２に与えられ
る。７はラッチＩＫ保持されたデータに応じて動作する
セレクタで、アドレスマルチプレクサ６を制御して所定
のビットバウンダリを漕足するようにアドレスを定める
。尚、ラッチ１．デコーダ４及びセレクタ７はフントロ
ールロジックを構成している。

第２図は、第１図の装置の具体例を示す構成プロ、り図
である。尚第２図において前記＠１図と同一作用をする
ものには同一符号をつけ説明を省略する６図において接
続線に単一の短い斜線を付すととも［１，３，８又はｎ
の記号をつけたものは、当該接続線が１本、３本、８本
又はｎ本よりなることを示している。

図においてデータは８ビ、ト、アドレスはｎビ、トで構
成されている。２０〜２７はメモリ２のあるｌビ、トを
］データ分く対応する８ビ、ト分連続して表わしたもの
で、２０〜２７に対応してＯビットから７ビツトまでを
割当てる。　３０〜３７はメモリ２０〜２７に対応して
設けられたデータマルチプレクサで、データマルチプレ
クｔ３の詳細をあられしたものである。６０−６７はメ
モリ２０〜２７に対応して設けられたアドレスマルチプ
レクサで、アドレスマルチプレクサ６の詳細をあられし
ている。

う、チＩＫはデータバスの８本の接続線のうち３本が接
続され、この３本によってピットバウンダリ・メモリア
クセスに必要なビット情報をあられしている。デコーダ
４及びセレクタ７は３ビ。

トのデータをデコードし、８本の接続線を介してマルチ
プレクサ３０〜３７．６０〜６７を後述する関係となる
ように駆動する。う、チ１＃−ｉチ、プセレクタの信号
によって、データバス上に必要なピットバウンダリに関
する情報が存在していることを知り、データを取込む、
メモリ２に書込むべきデータがデータバス上にあるとき
は、デツし七レクタの信号は変化せず２．チ１はデータ
を元の状態に保持する。

！３図は本発明に係る装置の動作を説明したもので、（
１）はう、チｌとデータマルチプレクサ３０〜３７の関
係、（ｂ）はラッチ１とアドレスマルチプレクサ６０〜
６７の関係を示したものである。

第３図（、）は縦方向にデータマルチプレクサ３０〜３
７を、横方向にデコーダ４かも供給される入力信号を示
し、欄内にはマルチプレクサがデータバス上のデータの
何ビット目をメモリに送るかを示している１例えば入力
信号として３が選択されると、マルチプレクサ−３０（
ＭＵＸＩＯ）はデータバス上のデータの８ビ、ト中の第
５ビ、トをメモ１７２０に送る。

第３図（ｂ）は横方向にアドレスマルチプレク？６０〜
６７を、縦方向にセレクタ７から供給される入力信号を
示し、欄内にはマルチプレクサがアドレスバスのデータ
をそのまま送るか、アダー５のデータを送るから示して
いる０例えば入力信号として３が選択されると、メモリ
６０〜６２にはアダー５のアドレス信号、メモリ６３〜
６７にはアドレスバスの信号が接続される。

第４図は本発明の装置の動作の具体例を示す説明図であ
る。この場合、語境界より３ビ、トずれた状態に書込む
ので、Ｉ１０マ、グされたラッチｌにデータバスを介し
て１３１を出力し、チップセレクトを操作してう、チＩ
Ｋ読込ませる。これ以後、メモリ６０〜６２には（ｎ＋
１）番地が、メモリ６３〜６７１Ｃはｎ番地がアドレス
として入力される。

この選択はセレクタ７によってなされる。また各メモリ
６０〜６７のデータビットの選択はデコーダ４によって
なされる。データ１３１がラッチされているので、メモ
リ６０〜６２１Ｃ）ｉ５〜７がそれぞれ対データバス上
のデータが読込まれる。

このようくアドレス・データラインが選択されているか
ら、ｎ番地にで一タＡを一回書込む操作をすれば、第４
図の如くピットバウンダリにデータ人が書込まれる。即
ち、まず最初にビ、トパウンダリ量を出力することを除
くと、通常の語境界のメモリアクセスと同一の方°法で
操作できる。

尚上記実施例では８ビ、トデータ幅の場合を示したが、
本発明はこれＩｃ限定されるものではなく、１６ビツト
でも３２ビツトでも良く、他の任意のビ。

ト長であってもよい。

（発明の効果）以上説明したように本発明によれば、デコーダ４、アダ
ー５及びセレクタ７を用いてビ、トパウンダリ量を設定
できるので、通常の語境界のメモリアクセスと同じ方法
で実行でき、処理時間が短く々る。

【図面の簡単な説明】

２図は第１図の！＋２置の具体例を示す構成グロ、り図
、第３図は動作説明図、第４図は動作の具体例の説明図
、第５図はビットバウンダリ・メモリアクセスの説明図
である。１・・・う、テ、２・・・メモリ、３・・・データマル
チプレクサ、４・・・デコーダ、５・・・アダー（＋１
アダ手段）、６・・・アドレスマルチプレクサ、７・・
・セレクタ。竿　Ｉ　図アドレス・ハ゛スデ′−タ・ｌでス

Claims

【特許請求の範囲】ビットバウンダリなメモリアクセスを行うようにしたメ
モリ制御装置であって、アドレス信号を入力し当該アドレス信号の隣りのアドレ
スをアクセスするためのアドレス信号を発生する＋１ア
ダ手段と、前記アドレス信号（ｎ番地）と＋１アダ手段からのアド
レス信号（ｎ＋１番地）とを入力し、いずれかの番地を
選択するためのアドレスマルチプレクサと、このマルチプレクサからのアドレス信号が与えられるメ
モリと、データを入力しデータビットを選択して前記メモリに与
えるデータマルチプレクサと、前記データのビットバウンダリ量に応じて前記アドレス
マルチプレクサ及びデータマルチプレクサを制御するコ
ントロールロジックとを備えたメモリ制御装置。