JPS592079A - 画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は表示画像情報を部分的に効率良く書込み・読出
すことのできる実用性の高い画像ｉ己憶装置に関する。

〔発明の技術的背景とその問題点〕

近時、文字や図形や画像等を任意のフォーマットで表示
することのできるディスプレイ装置の要求が高まってい
る。この種の装置は一般に表示画像の画素データを記憶
する１００ＯＸ１００Ｏドツト程度のビットマッグメモ
リや、１１文字轟Ｊ２４Ｘ２４ドツトの文字フォントを
４０００字程度記憶したフォントメモリを備え、このフ
ォントメモリから読出した文字フォントを表示画像に対
応したビットマッグメモリ（画像メモリ）の所望位置に
書込んで画像形成し、これを表示するべく構成されてい
る。しかして従来一般にこれらのメモリは、その処理速
度の向上の為に８ビツト乃至３２ビツトの画素データを
１ワードの処理単位として、その読出しと書込み処理が
行われるようになっている３、つ捷り２値画像にあって
は８画素乃至３２６画素が１ワ一ド単位として取扱われ
るようになっている。

ところが、画面上の任意の位置に２４Ｘ２４ドツトから
なる文字画像を表示せんとする場合には、フォントメモ
リから読出しだ１ワードのデータをビットマツプメモリ
上の２ワードにまたがって書込み、またこれを読出すこ
とが必要となってくる。つまシ画像データとメモ）のデ
ータ格納単位との間にずれか生じる。そこで従来では、
メモリ内の一方のワードに書込まれるデータをマスクを
用いて選択的に取出してそのワードに書込、んだのち、
他方のワード今に書込まれるデータを同様にマスクを用
いて取出してそのワードに書込む等の処理が行われてい
る。然し乍ら、このようＶＣ２回の書込み処理を行うこ
とは処理速度の低下を招き、しかもその制御が煩雑・複
雑であると云う問題があった。

〔発明の目的〕

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、所定数の画素単位で扱われる表
示画゛祿情報を上記所、定数の画素毎にブロック化して
情報記憶を行う画像メモリの任意の位置に効率良く書込
み・また読出′しを行うことのできる実用性の高い画像
記憶装置を提供することにある。

〔発明の概要〕

本発明は表示画像を所定画素数毎にブロック化して交互
に記憶する同時アクセス可能なｆ第１および第２の画像
メモリを用い、これらの画像メモリの同時アクセスする
アドレスを上記所定画素数を１単位とする画素データ群
の表示せんとする位置忙応じて制御すると共に、上記表
示せんとする位置に応じて書込むべき画素データ群をロ
ーテート、あ°るいは読出した画素データ群をローテー
トするようにしたものである。

〔発明の効果〕

従って本発明によれば表示画像の任意の位置に画像情報
を簡易に与えることができ、外部的には内部のデータの
取扱いに拘らず所定画素数のデータを１単位としてその
書込みと読出しを行い得る。しかも、制御が簡単である
上、１回のアクセスだけによって高速に処理することが
可能となる等の実用上絶大なる効果が奏せられる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき説明する
。

第１図は実施例装置の要部を示す概略構成戦である。尚
、ここでは横方向に１０２４ドツト、縦方向に１０２４
ドツトの２値画像を記憶するものとし、画素データは８
画素（８ビツト）を１単位（エワード）として取扱われ
るものとして説明する。第１および第２の画像メモリ（
記憶部Ａ　ｌ　ｎ　）　７１２は、それぞれ６４にワー
ドの記憶容量を有し、ホスト制御装置（図示せず）から
のアドレス信号を受けて同時アクセスされるように構成
されている。但し、第１の画像メモリＩＫ対しては、演
算部３により上記アクセスアドレスが後述するようにし
て制御されるようになっている。但し、第１および第２
の画像メモリ１，２は、２つの領域において累々るアド
レスを同時アクセス可能な大容量メモリを用い、その記
憶領域を２分割して構成することもできる。しかしてこ
れらの第１および第２の画像メモリ１，２は第２図に示
すように表示画面を８画素ずつ区分してブロック化して
なる各ブロックにそれぞれ対応したアドレスを有するも
のとなっており、上記区分されたブロックは第１および
＠２の画像メモリ１，２に交互に対応づけられたものと
なっている。つまり、表示画面の各画素ラインにおいて
、ブロック化された０番目、２番目、４番目・・・の偶
数ブロックは第１の画像メモリ１の各アドレスに順に対
応したものとなっておシ、また１番目、３番目、５番目
・・・の奇数ブロックは第２の画像メモリ２の各アドレ
スに順に対応したものとなっている。従って０番目のプ
ロ、りと１番目のブロックは第１および第２の画像メモ
リ１，２における同じアドレス位置に対応し、また２番
目のブロックと３番目のブロックは、その次の同じアド
レス位置に対応するようになっている。このようにして
表示画面とアドレスとを対応させた第１および第２の画
像メモリ１，２により、所謂１画像メモリが構成されて
いる。

しかして、これらの第１および第２の画像メモリ１．２
に対する１単位の書込み画素データ群は、入力情報ロー
テート部４からマスク処理部６を介して上記第１および
第２の画像メモリ１．２にそれぞれ与えられるようにな
って勘る。

また第１および第２の画像メモリ！、２の同時アクセス
によシそれぞれ読出された画素データ群は、出力情報ロ
ーテート部６を介して出力されるようになっている。伺
、図中７は制御部で、アクセス対象となる１単位の画素
データ群の位置情報に応じて、前記演算部３におけるア
クセスアドレスの制御・、およびローテート部４，６に
おけるローテート処理の制御、そしてマスク処理部５に
おけるマスク処理の制御がそれぞれ行われる。

さて、このように構成された装置において、８画素を１
単位として書込み、あるいは読出しが行われる画素デー
タ群が、第１および第２の画像メモリ１，２のブロック
化された各ブロック位置に合致する場合、それに該当す
るアドレスを指定するだけで従来と全く同様に処理する
ことができる。ところが、その表示位置を任意に定めた
場合には、１単位の画素データ群を２つのブロックにま
たがって書込む必要が生じる。

この場合、その位置によっては第２図に示すように第１
の画像メモリ１に割当てられたブロックから第２の画像
メモリ２に割当てられたブロックにまたがる場合Ｐと、
第２の画像メモリ２に割当てられたブロックから第１の
画像メモリＩＫ割当てられたブロックにまたがる場合Ｑ
の２通りがある。前述したようにこれらのブロックアド
レスは、第１の画像メモリ１側より順に交互に振分けら
れていることから、上記Ｐなる条件の場合には第１およ
び第２の画、像メモリ１゜２に対して同一アドレスを指
定すれば、その該当ｆＯ２りをそれぞれアクセスできる
ととＫなる。これに対して上記条件Ｑの場合には、第２
の画像メモリ２の該当ブロックのアドレスに比して、第
１の画像メモリ１の該当ブロックのアドレスが“１”だ
け増えることになる。制御部７は、処理対象とする１単
位の画素データ群の例えば先頭画素アドレスデータから
上記条件Ｐ。

Ｑの判定を行っておシ、これＫより演算部３は上記条件
がＱなるとき、ホスト制御装置より与えられたアドレス
データをインクリメント（＋１）したのち、第１の画像
メモリ１をアクセスするようになっている１、尚、条件
Ｐの場合には、与えられたアドレスデータによりそのま
ま第１の画像メモリ１をアクセスする。また第２の画像
メモリ２は、上記条件Ｐ、ＱＫ拘らず、与えられたアド
レスデータによってアクセスされる。

これによって、処理対象とする画像の位置に該当したア
ドレスがそれぞれ同時にアクセスされることになる。

さて、８画素を１単位とする画素データ群が上記条件Ｐ
なる位置を指定されて入力されると、第３図にその書込
み作用を模式的に示すようにローテート部４において、
先頭画素位置に応じて入力画素データ群がローテートさ
五る。この場合のローデート処理は８ドツトの範囲で行
われ、これによって画素位置合せが行われる。しかるの
ち、とのローテート処理されたデータ群はマスク部５に
おいて不要など、ト位置データがマスク処理により゛除
去される。その後、マスク処理された２単位猜−掛突←
井４′計１６画素に相当する画素データ群は、上位８画
素のデータ群と下位８画素のデータ群とに分けられて前
記の如くアクセスされた第１および第２の画像メモリ１
，２にそれぞれ書込まれることになる。

またこのようにして書込まれた画素データ群の読出しは
、同一アドレスをアクセスされた第１および第２の画像
メモＩＪ　１　、２よりそれぞれ読出された計１６画素
分のデータを前記口、−テート部６に供給し、前述した
書込み処理時のローテートと逆のローテート処理を行っ
たのち、基準ビット位置より８画素に阜ってデータ出力
することによって行われる。

一方、８画素を１単位とする画素データ群が前記東件Ｑ
なる場合には、第４図に示すように８〜１６ピツトに亘
って、即ち２ブロツクに亘。

るローテートを行わしめる。つまり、この場合にアクセ
スされる第１の画像メモリ１のブロックは、第２の画像
メモリ１のブロックアドレスより°１”だけ多い次のア
ドレス位置である。

従ってブロックの境界部で区分される下位画素側のデー
タを第１の画像メモリ１に供給される上位画素側の最上
位からそれぞれ配列させることが必要となる。また上位
画素側のデータは第２の画像メモリ２のブロックの下位
側に位置させることが必要となる１、そこで上記の如く
、入力画素データ群をその画素位置に応じて第４図に示
すようにローテートシ、マスク処理したのち第１および
第２の画像メモリ１，２のアクセスブロックにそれぞれ
書込む。また、このようにして書込まれたデータの読出
し時には、第５図に示すように逆のローテート処理を行
ったのち、ビット位置選択して出力するようにすればよ
い。

以上のように本装置によれば、第１および第２の画像メ
モリに表示画面を所定画素数毎に区分したブロックを交
互に対応させてその同時アクセスを可能ならしめ、また
そのアクセスアドレスを処理対象画素位置に応じて制御
するようにし、且つ上記位置に応じて書込み画素データ
をローテートあるいは読出し画素データをローテートし
て画素位置合せを行わしめるので、簡易に任意の画素位
置の表示画像情報の処理を行うことが可能となる。しか
も、このような処理は装置内で内部的に行われるので、
外部では１単位８画素のデータ群を何の工夫を要するこ
となしにその−１を取扱うことができる。っその上、従
来装置と異って１回のアクセス処理だけで、その処理を
行い得るので高速化を容易に図ることができ、フォント
メモリと対を為すビットマツプメモリ等として実用上絶
大なる効果が奏せられる。

岡、本発明は上述した実施例にのみ限定されるものでは
ない。例えば処理単位となる画素数は８画素に限られる
ものではなく、また多値画像を処理対象とすることも可
能である。また実施例におけるマスク処理を任意のビッ
ト幅でマスク可能な構成とすることによって、任意幅で
の画像処理も可能となる。これによって、例えば漢字文
字画像の部首の変更だけを行わせること等が可能となり
、その効果は大きいう要するに本発明はその要旨を逸脱
しない範囲で種々変形して実施することができる、。

【図面の簡単な説明】

第１図は本発明の一実施例装置の要部を示す概略構成図
、第２図は表示画面のブロック化と処理対象とする１単
位の画素群との関係を示す図、第３図乃至第５図はそれ
ぞれ１単位の画素データ群のローテート処理を説明する
為の図である。 １．２・・・画像メモリ、３・・・演算部、イ・・・入
力情報ローテート部、５・・・マスク処理部、６・・・
出力情報ローテート部、７・・・制御部

Claims (3)

【特許請求の範囲】
1. （１）画像情報を所定画素数毎に順次区分してブロック
   化し、ブロック単位で交互に記憶した同時アクセス可能
   な第１および第２の画像メモリと、上記所定画素数を１
   単位とする書込みあるいは読出し対象画素を含む前記第
   １および第２の画像メモリのブロックを同時アクセスす
   る手段と、１単位の書込み画素データ群を上記同時アク
   セスされる２つのブロックに対してローテートして画素
   位置合せし、あるいは上記２つのブロックから読出され
   るデータ群をローテートして１単位化するローテート回
   路とを具備したことを特徴とする画像記憶装置。
2. （２）　　ローテ−ト回路は、１単位の書込み画素デー
   タ群をローテートして画素位置合せしたのち、マスク処
   理して上記画素データ群のみを第１および第２の画像メ
   モリに供給して書込みを行わしめるものである特許請求
   の範囲第１項言己載の画像記憶装置。
3. （３）　　アクセス手段は、１単位の１込みあるいは読
   出し対象画素が第１の画像メモリのブロックを基準とす
   るときＫは第１および第２の画像メモリの同一ブロック
   アドレスを同時アクセスし、第２、の画像メモリのブロ
   ックを基準とするときには第２の画像メモリのアクセス
   ブロックアドレスの次のブロックアドレスを第１の画像
   メモリのアクセスブロックとして同時アクセスするもの
   である特許請求の範囲第１項記載の画像記憶装置。