JPS60172085A - 図形処理装置 - Google Patents
図形処理装置Info
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- JPS60172085A JPS60172085A JP59027155A JP2715584A JPS60172085A JP S60172085 A JPS60172085 A JP S60172085A JP 59027155 A JP59027155 A JP 59027155A JP 2715584 A JP2715584 A JP 2715584A JP S60172085 A JPS60172085 A JP S60172085A
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- Japan
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- Digital Computer Display Output (AREA)
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Controls And Circuits For Display Device (AREA)
- Processing Or Creating Images (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、図形表示データを作成する図形処理装置に係
り、特に表示用メモリ内で図形表示データの転送処理を
行うに好適な図形処理装置に関する。
り、特に表示用メモリ内で図形表示データの転送処理を
行うに好適な図形処理装置に関する。
（、ＲＴ画面等のディスプレイ装置や印刷装置に出力す
る文字や図形等のデータを制御する方式として、読書き
可能な表示用メモリに記憶するデータの種類の違いから
次の２通りがある。
る文字や図形等のデータを制御する方式として、読書き
可能な表示用メモリに記憶するデータの種類の違いから
次の２通りがある。
（１）文字コードを記憶する方式
表示用メモリには文字や図形情報をコード化した形で記
憶しておき、表示のタイミングに同期して読出されたコ
ードを用いて文字発生器等のパターン・メモリをアクセ
スし表示データを祷る。表示用メモリは比救的小容量で
済むが、図形表示には適さない。
憶しておき、表示のタイミングに同期して読出されたコ
ードを用いて文字発生器等のパターン・メモリをアクセ
スし表示データを祷る。表示用メモリは比救的小容量で
済むが、図形表示には適さない。
（２）画素データをそのまま記憶する方式表示用メモリ
には画素単位の表示データを記憶する。表示画面分の画
素データを記憶するため大容量の表示用メモリを必要と
するが、任意の図形表示や融通性の冒い文字表示が可能
である。
には画素単位の表示データを記憶する。表示画面分の画
素データを記憶するため大容量の表示用メモリを必要と
するが、任意の図形表示や融通性の冒い文字表示が可能
である。
メモリの低価格化に伴い、後者が増える傾向にあるが、
大容量のデータを処理するだめ、処理性能が問題となる
。特に、画素データの転送処理が重要である。第１図に
は転送処理の例を示す。
大容量のデータを処理するだめ、処理性能が問題となる
。特に、画素データの転送処理が重要である。第１図に
は転送処理の例を示す。
ｉ １ ＣＦＩ）図は文字を表示する例を示している。
表示用メモリは、実際に画面に表示されるデータを記憶
する領域と、画面上には表示さ訃ないが種々のパターン
を記憶するパターン・バッファ領域から成る。画面上に
文字を表示する場合、パターン・バッファ領域に記憶さ
れた文字フォント・データを所定の表示位置に転送する
ことによって実行される。
する領域と、画面上には表示さ訃ないが種々のパターン
を記憶するパターン・バッファ領域から成る。画面上に
文字を表示する場合、パターン・バッファ領域に記憶さ
れた文字フォント・データを所定の表示位置に転送する
ことによって実行される。
また、第１（ｂ）図はカーソル表示を説明するものであ
る。カーソルは次の手順により表示される。
る。カーソルは次の手順により表示される。
（１） カーソル表示位置の表示データをパターン・バ
ッファ領域の待避エリアに待避する。
ッファ領域の待避エリアに待避する。
（１１） カーソル・パターンを表示位置に転送する。
この場合には単純な転送ではなく、もとの表示データと
の演算処理が行われる。
の演算処理が行われる。
更に、カーソルを移動する場合には、待避エリアのデー
タを表示位置に転送してカーソルを消去した後に新たな
表示位置にカーソル表示の手順を繰返せばよい。
タを表示位置に転送してカーソルを消去した後に新たな
表示位置にカーソル表示の手順を繰返せばよい。
以上のように、画素データの転送処理は非常にＭ要であ
るが、この転送処理に次のような問題があり、一般に簡
単ではない。
るが、この転送処理に次のような問題があり、一般に簡
単ではない。
第２図は、ある画素データを別の画素位置に転送する場
合を示している。通常、メモリの一語には水平方向に連
続する複数画素のデータを記憶している。従って、める
画素データを別の画素位置に転送する場合に、演算のビ
ット位置を揃えるためのシフト処理またはソース画素デ
ータの切り出し処理が必要となる。従来、この転送処理
をソフトウェアによって行っており、第３図に１画素転
送処理のフローチャートを示す。第１図に示す外処理の
ように矩形領域のデータを転送する処理のような場合に
は、ソース画素及びディスティネーション画素を指定す
るポインタの移動、転送回数のカウント、等の処理が加
算される。この結果、汎用のマイクロ・プロセッサを用
いた場合、１画素描りの転送処理に数μＳ〜数十μｓを
要するため、処理の高速化が課題となっていた。
合を示している。通常、メモリの一語には水平方向に連
続する複数画素のデータを記憶している。従って、める
画素データを別の画素位置に転送する場合に、演算のビ
ット位置を揃えるためのシフト処理またはソース画素デ
ータの切り出し処理が必要となる。従来、この転送処理
をソフトウェアによって行っており、第３図に１画素転
送処理のフローチャートを示す。第１図に示す外処理の
ように矩形領域のデータを転送する処理のような場合に
は、ソース画素及びディスティネーション画素を指定す
るポインタの移動、転送回数のカウント、等の処理が加
算される。この結果、汎用のマイクロ・プロセッサを用
いた場合、１画素描りの転送処理に数μＳ〜数十μｓを
要するため、処理の高速化が課題となっていた。
本発明の目的は、メモリの１語に複数画素のデータを格
納する方式で、画素情報を別の画素位置に高速に転送し
得る図形処理装置を提供することである。
納する方式で、画素情報を別の画素位置に高速に転送し
得る図形処理装置を提供することである。
上記目的を達成するための本発明の！特徴は、転送元と
転送先の１語内の画素位置を指定する情報からシフトｉ
を算出する手段と、転送元から読出された１語のデータ
に対して１度に複数ビットのシフトを行う手段とを設け
たことにある。
転送先の１語内の画素位置を指定する情報からシフトｉ
を算出する手段と、転送元から読出された１語のデータ
に対して１度に複数ビットのシフトを行う手段とを設け
たことにある。
以下図面に基づいて本発明の好適な実施例を詳細に説明
する。
する。
第４図には本発明を実施した図形処理装置の構成を示す
。従来はマイクロプロセッサ等のソフトウェア処理によ
っていたものを、本発明では特有のハードウェア構成に
より、高速に面整データの転送を実行する。
。従来はマイクロプロセッサ等のソフトウェア処理によ
っていたものを、本発明では特有のハードウェア構成に
より、高速に面整データの転送を実行する。
すなわち、ソースアドレスレジスタ１０、ディスティネ
ーションアドレスレジスタ１１、アドレスセレクタ１２
、減Ｈ１器１３、バレルシフタ１４、転送モードレジス
タ１５、アドレスデコーダ１６、論理演算器１７、デー
タバッファ１８、表示用メモリ１９、ビットモードレジ
スタ２０、から成る。
ーションアドレスレジスタ１１、アドレスセレクタ１２
、減Ｈ１器１３、バレルシフタ１４、転送モードレジス
タ１５、アドレスデコーダ１６、論理演算器１７、デー
タバッファ１８、表示用メモリ１９、ビットモードレジ
スタ２０、から成る。
表示用メモリ１９は、１語が１６ビツトの構成でｎｌ！
次アドレスが付されている。ソースアドレスレジスタ
１０およびディスティネーションアドレスレジスタ１１
は２４ビツトの構成で、上位２０ビツトで表示用メモリ
アドレスを、下位４ビツトはメモリの１語内のビット位
置を、それぞれ指定する。
次アドレスが付されている。ソースアドレスレジスタ
１０およびディスティネーションアドレスレジスタ１１
は２４ビツトの構成で、上位２０ビツトで表示用メモリ
アドレスを、下位４ビツトはメモリの１語内のビット位
置を、それぞれ指定する。
ソースアドレスレジスタ１０は転送元の画素位置を指定
し、ディスティネーションアドレスレジスタ１１は転送
先の画素位置を指定する。アドレスセレクタ１２は表示
用メモリに送出するアドレスを選択する。１ｊ５．ｎ器
１３はソースアドレスレジスタ１０とディスティネーシ
ョンアドレスレジスタ１１の下位４ビツトを減算し、バ
レルシフタのシフト量を計算する。バレルシフタ１４ｉ
ｔ、１６ビツトのデータを圧意のビット長だけ１度にシ
フトする機能を持つもので、減算器１３の演算結果でシ
フト量が制御される。
し、ディスティネーションアドレスレジスタ１１は転送
先の画素位置を指定する。アドレスセレクタ１２は表示
用メモリに送出するアドレスを選択する。１ｊ５．ｎ器
１３はソースアドレスレジスタ１０とディスティネーシ
ョンアドレスレジスタ１１の下位４ビツトを減算し、バ
レルシフタのシフト量を計算する。バレルシフタ１４ｉ
ｔ、１６ビツトのデータを圧意のビット長だけ１度にシ
フトする機能を持つもので、減算器１３の演算結果でシ
フト量が制御される。
転送モードレジスタ１５は種々の転送モードを記憶する
。アドレスデコーダ１６は、ディスティネーションアド
レスレジスタ１１の下位４ビツトを人力し、転送モード
レジスタ１５及びピットモードレジスタ２０の指定に対
応したデコードを行い１語内の演算ビット位置を指定す
るマスク情報を出力する。論理演算器１７はマスク情報
で指定されたビットに対してのみ選択的に演算を行う。
。アドレスデコーダ１６は、ディスティネーションアド
レスレジスタ１１の下位４ビツトを人力し、転送モード
レジスタ１５及びピットモードレジスタ２０の指定に対
応したデコードを行い１語内の演算ビット位置を指定す
るマスク情報を出力する。論理演算器１７はマスク情報
で指定されたビットに対してのみ選択的に演算を行う。
データバッファ１８は表示用メモリとの間で転送される
データを一時記憶する。
データを一時記憶する。
ここで、ソースアドレスレジスタ１０１デイステイネー
シヨンアドレスレジスタ１１、転送モードレジスタ１５
、ピットモードレジスタ２０は、図示していないが、中
央処理装置（ＣＰＵ）または他の専用制御装置からデー
タを書込まれ制御されている。
シヨンアドレスレジスタ１１、転送モードレジスタ１５
、ピットモードレジスタ２０は、図示していないが、中
央処理装置（ＣＰＵ）または他の専用制御装置からデー
タを書込まれ制御されている。
第５図は、第４図の実施例の動作を説明する図で、転送
モードレジスタ１５で指定される２つの転送モードの場
合を示している。同図（ａ）は１度に１画素のデータだ
けを転送する１画素転送モードを示す。アドレスセレク
タ１２では、最初にソースアドレスレジスタ１０が選択
され、表示用メモリ１９からソース画素の含まれる１語
のデータが読出され、データバッファ１８を介してバレ
ルシフタ１４に送られる。一方減算器１３ではソースア
ドレスとディスティネーションアドレスの下位４ビツト
が減算されており、バレルシフタ１４で複数ビットのシ
フト操作が行われる。次に、アドレスセレクタ１２では
ディスティネーションアドレスレジスタ１１が選択され
、ディスティネーション画素位１１屋を含むデータの１
語が読出され、データバッファ１８を介して論理演算器
１７に送られる。一方、ディスティネーションアドレス
の下位４ビツトはアドレスデコーダ１６でデコードされ
、ディスティネーション画素位置を指定するマスク情報
が出力される。論理演算器１７では、ディスティネーシ
ョンの１語データのうち、マスク情報で指定されるビッ
ト位置に対してのみバレルシフタ１４の出力への置換え
演算が施される。この演算結果は、データバッファ１８
を介して表示用メモリのディスティネーションアドレス
に格納される。この１画素の転送処理を、ソースアドレ
ス及びディスティネーションアドレスを順次更新しなが
ら繰返すことによって、メモリの語の境界にかかわらず
大量のデータを高速に転送できる。
モードレジスタ１５で指定される２つの転送モードの場
合を示している。同図（ａ）は１度に１画素のデータだ
けを転送する１画素転送モードを示す。アドレスセレク
タ１２では、最初にソースアドレスレジスタ１０が選択
され、表示用メモリ１９からソース画素の含まれる１語
のデータが読出され、データバッファ１８を介してバレ
ルシフタ１４に送られる。一方減算器１３ではソースア
ドレスとディスティネーションアドレスの下位４ビツト
が減算されており、バレルシフタ１４で複数ビットのシ
フト操作が行われる。次に、アドレスセレクタ１２では
ディスティネーションアドレスレジスタ１１が選択され
、ディスティネーション画素位１１屋を含むデータの１
語が読出され、データバッファ１８を介して論理演算器
１７に送られる。一方、ディスティネーションアドレス
の下位４ビツトはアドレスデコーダ１６でデコードされ
、ディスティネーション画素位置を指定するマスク情報
が出力される。論理演算器１７では、ディスティネーシ
ョンの１語データのうち、マスク情報で指定されるビッ
ト位置に対してのみバレルシフタ１４の出力への置換え
演算が施される。この演算結果は、データバッファ１８
を介して表示用メモリのディスティネーションアドレス
に格納される。この１画素の転送処理を、ソースアドレ
ス及びディスティネーションアドレスを順次更新しなが
ら繰返すことによって、メモリの語の境界にかかわらず
大量のデータを高速に転送できる。
第５図（ｂ）は、複数画素転送モードの動作を説明する
もので、この場合には、アドレスデコーダ１６では転送
モードレジスタ１５の指定に従い、複数のビット位置に
”１”をセットする。従って水平に連続する複数ピット
を転送する場合に、史に高速化できる。
もので、この場合には、アドレスデコーダ１６では転送
モードレジスタ１５の指定に従い、複数のビット位置に
”１”をセットする。従って水平に連続する複数ピット
を転送する場合に、史に高速化できる。
このように、本実施例によれば、表示用メモリの１語に
複数画素のデータが格納される場合にも、ソース読出し
、ディスティネーション読出し、ディスティネーション
書込みの３回のメモリアクセスで１あるいは複数の任意
の画素位置に対して画素データの転送を行うことができ
、尚速転送が可能である。
複数画素のデータが格納される場合にも、ソース読出し
、ディスティネーション読出し、ディスティネーション
書込みの３回のメモリアクセスで１あるいは複数の任意
の画素位置に対して画素データの転送を行うことができ
、尚速転送が可能である。
更に、第４図の実施例では、１画素のデータが複数ビッ
トで表現される場合（カラーや多階調の処理）にも効率
良く処理し得る嵌能ンＭしており、ビットモードレジス
タ２０の、ｌ１ｌｉ定に従って５種類の異なる動作モー
ドを選択できる。第６図には、各モードにおける表示用
メモリの１語の構成を示す。
トで表現される場合（カラーや多階調の処理）にも効率
良く処理し得る嵌能ンＭしており、ビットモードレジス
タ２０の、ｌ１ｌｉ定に従って５種類の異なる動作モー
ドを選択できる。第６図には、各モードにおける表示用
メモリの１語の構成を示す。
（ａ）１ピット／画素モード
白黒画像のように１１Ｉ！Ｌｌ素を１ビツトで表現する
噛合に用いるモードで、表示用メモリの１飴には連続す
る１６６画素データを格納する。
噛合に用いるモードで、表示用メモリの１飴には連続す
る１６６画素データを格納する。
（ｂ）２ビット／画素モード
１画素を２ビツトで表現するもので４色まだは４階調ま
での表示に用いる。表示用メモリの１語には連続する８
画素のデータを格納する。
での表示に用いる。表示用メモリの１語には連続する８
画素のデータを格納する。
（Ｃ）４ビット／画素モード
１画素を４ビツトで表現するもので、表示用メモリの１
語には連続する４画素のデータを格納する。
語には連続する４画素のデータを格納する。
（ｄ）８ビット／画累モード
１＋１ｉｌｌｌ＜を８ビツトで表現し、表示用メモリの
１暗には２画素分のデータを格納する。
１暗には２画素分のデータを格納する。
（ｅ）１６ビツト／画素モード
１画素を１６ビツトで表現するもので、表示用メモリの
１語が１画素データに対応する。
１語が１画素データに対応する。
第７図は、４ビット／画素モードの場合を例に、１画素
データの転送を図示したものである。ソース画素の含ま
れる１語データを絖出し、そのうちのソース画素データ
のみをディスティ・ネーション画紫位置に埋め込む処理
が必要である。
データの転送を図示したものである。ソース画素の含ま
れる１語データを絖出し、そのうちのソース画素データ
のみをディスティ・ネーション画紫位置に埋め込む処理
が必要である。
第８図は、４ビット／画素モードの場合の１画素の転送
処理の流れを示したものである。まず、ソース画素の含
まれる表示用メモリ１９の１語が読出され、データバッ
ファ１８に一時記憶される。
処理の流れを示したものである。まず、ソース画素の含
まれる表示用メモリ１９の１語が読出され、データバッ
ファ１８に一時記憶される。
一方、ソース画素を指定するアドレス情報の下位４ビツ
トとディスティネーション画素を指定するアドレス情報
の下位４ビツトが減算される。この値は、ソース画素と
ディスティネーション画素のビット位置の差を表してい
る。ソース読出しデータがバレルシフタ１４でシフトさ
れ、ソース画素（Ｃ１）はディスティネーションｌｌ１
１１素の位置にＪｉｉｈえられる。続いて、ディスティ
ネーション画素（Ｃｄ）の含まれる１語が読出され、ｉ
龍埋演算器１７でソース画素（Ｃ８）との演丼が行われ
る。このとき、マスク情報としてはディスティネーショ
ン画素位置にのみ１″が発生されているので、ディステ
ィネーションの１画素のみが更新され１込みデータが得
られる。ｔｊ、Ｉｉｉ埋演算演算類は、ぼ侯え、論理演
昇、などが可能である。４ビット／画素モード以外の場
合にも、マスク情報の形式が異なるのみで、まったく同
様の演算が行われる。
トとディスティネーション画素を指定するアドレス情報
の下位４ビツトが減算される。この値は、ソース画素と
ディスティネーション画素のビット位置の差を表してい
る。ソース読出しデータがバレルシフタ１４でシフトさ
れ、ソース画素（Ｃ１）はディスティネーションｌｌ１
１１素の位置にＪｉｉｈえられる。続いて、ディスティ
ネーション画素（Ｃｄ）の含まれる１語が読出され、ｉ
龍埋演算器１７でソース画素（Ｃ８）との演丼が行われ
る。このとき、マスク情報としてはディスティネーショ
ン画素位置にのみ１″が発生されているので、ディステ
ィネーションの１画素のみが更新され１込みデータが得
られる。ｔｊ、Ｉｉｉ埋演算演算類は、ぼ侯え、論理演
昇、などが可能である。４ビット／画素モード以外の場
合にも、マスク情報の形式が異なるのみで、まったく同
様の演算が行われる。
以上のように本実施例によれば、１画素のデータがｖＪ
故のビットで表現される場合にも、ソース読出し、ディ
スティネーション、υを出し、ディスティネーション書
込み、の３回のメモリアクセスで任意の画素位置に対し
て画素データの転送ができるという効果がある。
故のビットで表現される場合にも、ソース読出し、ディ
スティネーション、υを出し、ディスティネーション書
込み、の３回のメモリアクセスで任意の画素位置に対し
て画素データの転送ができるという効果がある。
以上詳細に説明したように、本発明によれば、表示用メ
モリの１語に複数画素のデータが格納される場合にも、
表示用メモリ内での高速データ転送が可能である。
モリの１語に複数画素のデータが格納される場合にも、
表示用メモリ内での高速データ転送が可能である。
また、第９図は、本発明の応用例として、矩形頭載の転
送命令のポインタ移動方向（ＳＤ）を示す。画素単位の
処理を行なうため種々のポインタ走査が可能である。（
ａ）〜（ｈ）の８通りの移動方向が短縁されており、ソ
ース領域、ディスティネーション・唄域にそれぞれ独立
に指定できる。従って転送方法に種々の組合せが可能で
ある。第１０図は、ソース領域に５Ｄ＝１、デイステイ
ネーンヨ／領域に５Ｄ＝５を指定した転送例を示す。
送命令のポインタ移動方向（ＳＤ）を示す。画素単位の
処理を行なうため種々のポインタ走査が可能である。（
ａ）〜（ｈ）の８通りの移動方向が短縁されており、ソ
ース領域、ディスティネーション・唄域にそれぞれ独立
に指定できる。従って転送方法に種々の組合せが可能で
ある。第１０図は、ソース領域に５Ｄ＝１、デイステイ
ネーンヨ／領域に５Ｄ＝５を指定した転送例を示す。
第１図は画１象データ転送の例を示す図を、第２図は１
画素の転送を示す図を、第３図は従来のソフトウェア処
理のフローチャート會、第４図は本発明の実施例を示す
ブロック図を、第５図は第４図に対するデータ転送の説
明図を、第６図はピッ１フ画素モードの説明図を、第７
図は画素データ転送を示す図を、第８図は画素データ転
送の説明図を、第９図は・領域データ転送の説明図を、
第１０図は領域データ転送の例を示す図を、それぞれ示
す。 １０・・・ソースアドレスレンスタ、１１・・・デイス
デイネーションアドレスレジスタ、１３・・・減算器、
１４・・・バレルシフタ、１６・・・アドレスデコーダ
、１７・・・嗣埋演算器。 第１（ａ）図 第１（ｂ）図 １５図 （ａ）１画素転送上−ト 第６目 １画素５り
画素の転送を示す図を、第３図は従来のソフトウェア処
理のフローチャート會、第４図は本発明の実施例を示す
ブロック図を、第５図は第４図に対するデータ転送の説
明図を、第６図はピッ１フ画素モードの説明図を、第７
図は画素データ転送を示す図を、第８図は画素データ転
送の説明図を、第９図は・領域データ転送の説明図を、
第１０図は領域データ転送の例を示す図を、それぞれ示
す。 １０・・・ソースアドレスレンスタ、１１・・・デイス
デイネーションアドレスレジスタ、１３・・・減算器、
１４・・・バレルシフタ、１６・・・アドレスデコーダ
、１７・・・嗣埋演算器。 第１（ａ）図 第１（ｂ）図 １５図 （ａ）１画素転送上−ト 第６目 １画素５り
Claims (1)
- １．１語に複数画素の表示データを割自て、該データの
アクセスを行って表示を制御する図形処理装置において
、 前記表示用のメモリのアドレスと前記１語内の画素位置
を指定する第１の画素アドレスとを記憶する第１の手段
と、 前記表示用のメモリのアドレスと前記１語内の画素位置
を指定する第２の画素アドレスとを記憶する第２の手段
と、 前記複数画素に対応する複数ピットをシフト前記表示デ
ータの複数ビットをシフト処理する第３前記１語内の画
素位置を指定する情報から指定された画素位置に相当す
る１又は複数のピット位置を指定する情報を出力する第
５の手段と、前記１語の表示データ中の所定の画素に対
応す畠 るピットに対してのみ描面論理演算を行う第６の手段と
を有し、 前記第１の手段に記憶された前記第１の画素アドレスか
ら得られるメモリアドレスを出力して前記表示用のメモ
リの１語を読み出し、 前記第１の手段に記憶された第１の画素アドレスから得
られる１語内の画素位置を指定する情報及び前記第２の
手段に記憶された第２の画素アドレスから得られる１語
内の画素位置を指定する情報から、前記第４の手段にて
所定のシフｔｉｔを算出し、 前記表示用のメモリから読出されたデータを前記第３の
手段によって前記所定のシフト量だけのシフト演算を行
い、 前記第２の手段に記憶された第２の画素アドレスから得
られるメモリアドレスを出力して表示用メモリの１語を
読出し、 前記第６の手段によって前記第５の手段で指定される１
又は複数のピット位置に対して前記第３の手段で得たシ
フト結果を用いて更新演算し、前記表示用のメモリへの
書き込みデータとして出力することを特徴とする図形処
理装置。 ２、特許請求の範囲第１項記載の図形処理装置において
、 前記第３の手段は、１度に複数ビットをシフト処理する
バレルシフタであることを特徴とする図形処理装置。 ３、特許請求の範囲第２項記載の図形処理装置において
、 １画素のビット数を指定するデータを格納する第７の手
段を設け、 前記第５の手段において前記第７の手段の指定に従って
複数通りのビット位置情報出力形態を有することを特徴
とする図形処理装置。
Priority Applications (23)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027155A JPS60172085A (ja) | 1984-02-17 | 1984-02-17 | 図形処理装置 |
| DE3486472T DE3486472T2 (de) | 1983-12-26 | 1984-12-24 | Graphisches Musterverarbeitungsgerät und Verfahren |
| EP98112287A EP0989536B1 (en) | 1983-12-26 | 1984-12-24 | Graphic pattern processing apparatus |
| EP90106622A EP0383367B1 (en) | 1983-12-26 | 1984-12-24 | Graphic pattern processing apparatus and method |
| EP84116285A EP0146961B1 (en) | 1983-12-26 | 1984-12-24 | Image and graphic pattern processing apparatus |
| DE3486494T DE3486494T2 (de) | 1983-12-26 | 1984-12-24 | Graphisches Musterverarbeitungsgerät |
| US06/686,039 US4862150A (en) | 1983-12-26 | 1984-12-24 | Graphic pattern processing apparatus |
| DE8484116285T DE3484297D1 (de) | 1983-12-26 | 1984-12-24 | Geraet zur verarbeitung von bild und graphik eines musters. |
| KR1019840008375A KR970007247B1 (ko) | 1983-12-26 | 1984-12-26 | 도형처리장치 및 도형처리방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027155A Granted JPS60172085A (ja) | 1983-12-26 | 1984-02-17 | 図形処理装置 |
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| Country | Link |
|---|---|
| JP (1) | JPS60172085A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115562A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | Ｄｍａコントロ−ラ |
| JPS62166453A (ja) * | 1986-01-17 | 1987-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ回路 |
| JPH01128095A (ja) * | 1987-11-13 | 1989-05-19 | Hitachi Ltd | メモリ書込回路 |
| JPH02503238A (ja) * | 1986-07-18 | 1990-10-04 | アミガ デベロップメント リミテッド ライアビリティ カンパニー | パーソナルコンピュータ装置 |
| JPH06202601A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | ビデオ表示用メモリ集積回路 |
| JPH08241243A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | 画像処理プロセッサ |
| JPH08241244A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | アドレス管理方式 |
| US5887197A (en) * | 1994-07-20 | 1999-03-23 | Fujitsu Limited | Apparatus for image data to be displayed by transferring only data which is determined to be valid after shifting the data over a range of given length |
| JP2000132153A (ja) * | 1998-10-26 | 2000-05-12 | Seiko Epson Corp | コンピュ―タシステム及び表示制御回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136030A (ja) * | 1974-08-19 | 1976-03-26 | Ibm | |
| JPS51110944A (ja) * | 1975-03-03 | 1976-09-30 | Ibm | |
| JPS54147738A (en) * | 1978-05-11 | 1979-11-19 | Toshiba Corp | Data processing system |
| JPS57130082A (en) * | 1981-02-06 | 1982-08-12 | Ricoh Kk | Picture data transfer controller |
| JPS58169185A (ja) * | 1982-03-31 | 1983-10-05 | 富士通株式会社 | メモリのアクセス方式 |
| JPS592079A (ja) * | 1982-06-28 | 1984-01-07 | 株式会社東芝 | 画像記憶装置 |
-
1984
- 1984-02-17 JP JP59027155A patent/JPS60172085A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5136030A (ja) * | 1974-08-19 | 1976-03-26 | Ibm | |
| JPS51110944A (ja) * | 1975-03-03 | 1976-09-30 | Ibm | |
| JPS54147738A (en) * | 1978-05-11 | 1979-11-19 | Toshiba Corp | Data processing system |
| JPS57130082A (en) * | 1981-02-06 | 1982-08-12 | Ricoh Kk | Picture data transfer controller |
| JPS58169185A (ja) * | 1982-03-31 | 1983-10-05 | 富士通株式会社 | メモリのアクセス方式 |
| JPS592079A (ja) * | 1982-06-28 | 1984-01-07 | 株式会社東芝 | 画像記憶装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115562A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | Ｄｍａコントロ−ラ |
| JPS62166453A (ja) * | 1986-01-17 | 1987-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ回路 |
| JPH02503238A (ja) * | 1986-07-18 | 1990-10-04 | アミガ デベロップメント リミテッド ライアビリティ カンパニー | パーソナルコンピュータ装置 |
| JPH01128095A (ja) * | 1987-11-13 | 1989-05-19 | Hitachi Ltd | メモリ書込回路 |
| JPH06202601A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | ビデオ表示用メモリ集積回路 |
| US5887197A (en) * | 1994-07-20 | 1999-03-23 | Fujitsu Limited | Apparatus for image data to be displayed by transferring only data which is determined to be valid after shifting the data over a range of given length |
| JPH08241243A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | 画像処理プロセッサ |
| JPH08241244A (ja) * | 1996-02-13 | 1996-09-17 | Hitachi Ltd | アドレス管理方式 |
| JP2000132153A (ja) * | 1998-10-26 | 2000-05-12 | Seiko Epson Corp | コンピュ―タシステム及び表示制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562348B2 (ja) | 1993-09-08 |
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