JPS6095490A - 描画パタ−ン埋め込み回路 - Google Patents
描画パタ−ン埋め込み回路Info
- Publication number
- JPS6095490A JPS6095490A JP58202584A JP20258483A JPS6095490A JP S6095490 A JPS6095490 A JP S6095490A JP 58202584 A JP58202584 A JP 58202584A JP 20258483 A JP20258483 A JP 20258483A JP S6095490 A JPS6095490 A JP S6095490A
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- JP
- Japan
- Prior art keywords
- pattern
- circuit
- drawing pattern
- embedding
- register
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- Pending
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- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分舒〕
本発明は、グラフィック表示装置等の表示画面のある領
域に予め定められた描画パターンを埋め込む際の描画パ
ターン埋め込み回路に関する。
域に予め定められた描画パターンを埋め込む際の描画パ
ターン埋め込み回路に関する。
従来、グラフィック表示装ｆＲにおいて表示画面のある
領域に、予め定められた描画パターンを埋め込んでいく
場合がある。この時、埋め込みパターンはある基準の位
置、例えば画面の左下隅、画面の中央、表示領域（ビュ
ーポート）の左下隅又は埋め込むべき閉領域の左下隅な
どに相対的位置合わせされる必要がある。というのは位
置合わせを行なわないで異なる位置からパターンの埋め
込みを行なうと、埋め込みパターンがｒれてしまりから
である。
領域に、予め定められた描画パターンを埋め込んでいく
場合がある。この時、埋め込みパターンはある基準の位
置、例えば画面の左下隅、画面の中央、表示領域（ビュ
ーポート）の左下隅又は埋め込むべき閉領域の左下隅な
どに相対的位置合わせされる必要がある。というのは位
置合わせを行なわないで異なる位置からパターンの埋め
込みを行なうと、埋め込みパターンがｒれてしまりから
である。
上記のような埋め込みパターンの位置合わせの方法は以
下の如くである。例えば、描画パターンが、第１図に示
すようにパターンの固有座標内で横Ｗドツト、縦Ｈドツ
トで定義されておシ、又、第２図に示す表示画面におい
て基準の位置が（Ｘｏ。
下の如くである。例えば、描画パターンが、第１図に示
すようにパターンの固有座標内で横Ｗドツト、縦Ｈドツ
トで定義されておシ、又、第２図に示す表示画面におい
て基準の位置が（Ｘｏ。
Ｙｏ）であシ、描画パターンを埋め込むべき位置が（Ｘ
ｌ、Ｙｓ）とした時、第１図に示したパターンの固有座
標内の位置（ｐＳｑ）は、（１）、（２）式で表わされ
る。
ｌ、Ｙｓ）とした時、第１図に示したパターンの固有座
標内の位置（ｐＳｑ）は、（１）、（２）式で表わされ
る。
ｐ＝（Ｘ、−Ｘ。）ｍｏｄＷ ・・・・・・・・・・・
・（１）ｑ−（Ｙｌ−Ｙｏ）ｍｏｄＨ・−・・・・−−
４２）旦しｍｏｄは余シを示す。
・（１）ｑ−（Ｙｌ−Ｙｏ）ｍｏｄＨ・−・・・・−−
４２）旦しｍｏｄは余シを示す。
通常、パターンの埋め込みは、埋め込むべき水平の１ラ
インをめ、その最左端の位置に対して上記（１）、（２
）式の演算を行ない、以後定義パターンを水平の１ライ
ンずつ準用して画像メモリなどに書込んでいくことによ
シ行なわれる。
インをめ、その最左端の位置に対して上記（１）、（２
）式の演算を行ない、以後定義パターンを水平の１ライ
ンずつ準用して画像メモリなどに書込んでいくことによ
シ行なわれる。
上記のような従来の描画パターンの埋め込みはマイクロ
プロセッサなどのプログラムで行なわれており、処理に
時間がかかるという欠点があった。
プロセッサなどのプログラムで行なわれており、処理に
時間がかかるという欠点があった。
又、処理を早くするためハードウェアを用いて行なわれ
る場合もあるが、このハードウェアを用いると第２図で
示した基準の位置（Ｘｏ、 Ｙｏ）が（０，０）で、且
つ描画パターンの縦、横のドツト数であるＨとＷが、例
えば１６Ｘ１６の固定となるため、柔軟性がないという
欠点があった。
る場合もあるが、このハードウェアを用いると第２図で
示した基準の位置（Ｘｏ、 Ｙｏ）が（０，０）で、且
つ描画パターンの縦、横のドツト数であるＨとＷが、例
えば１６Ｘ１６の固定となるため、柔軟性がないという
欠点があった。
本発明の目的は、上記の欠点に鑑み、ｑ＋ｎ々のサイズ
の描画パターンを、任意の位置に高速で位置合わせを行
なってパターンの埋め込みを行なうことができる描画パ
ターン埋め込み回路を提供することにある。
の描画パターンを、任意の位置に高速で位置合わせを行
なってパターンの埋め込みを行なうことができる描画パ
ターン埋め込み回路を提供することにある。
本発明は、描画パターンを記憶する記憶手段と、描画パ
ターンの縦、横幅をセットする保持手段と、埋め込み基
準位置をセットする保持手段と、前記基準位置と描画回
路から与えられるパターン埋め込み位置との差を算出す
る減電一手段と、この減算手段の結果と前記保持手段か
ら与えられる描画パターンの縦、横幅を除算した余シを
算出する演算手段と、この演算手段の結果に基づいて前
Ｈｊ１記憶手段から読み出された水平方向のパターンの
中からこの演算手段の結果によジ指定された１ビツトを
選択して描画回路に出力する選択手段とを具備する描画
パターン埋め込み１ｔ！１路を用いることにより、上記
目的を達成するものヤある。
ターンの縦、横幅をセットする保持手段と、埋め込み基
準位置をセットする保持手段と、前記基準位置と描画回
路から与えられるパターン埋め込み位置との差を算出す
る減電一手段と、この減算手段の結果と前記保持手段か
ら与えられる描画パターンの縦、横幅を除算した余シを
算出する演算手段と、この演算手段の結果に基づいて前
Ｈｊ１記憶手段から読み出された水平方向のパターンの
中からこの演算手段の結果によジ指定された１ビツトを
選択して描画回路に出力する選択手段とを具備する描画
パターン埋め込み１ｔ！１路を用いることにより、上記
目的を達成するものヤある。
以下本発明の描画パターン埋め込み回路の一実施例を図
面に従って説明する。第３図は本発明の描画パターン埋
め込み回路の一実施例を示したブロック図である。パタ
ーンメモリ１はバス２から描画パターンが入力されこれ
を記憶する。レジスタ３は描画パターンの縦幅をＨ（縦
のドツト数）とした時、Ｈ−１の値がバス２全通してセ
ットされるレジスタであシ、その内容はアンド回路４に
出力される。レジスタ５は描画パターンの横幅をＷ（横
のドツト数）とした時、Ｗ−１の値がバス２を通してセ
ットされるレジスタであシ、その内容はアンド回路６に
出力される。レジスタ７は位置合わせの基準点のＸ座標
がバス２全通してセットされるレジスタであシ、その内
容は減算器８に出力される。レジスタ９は位置合わせの
基準点のＸ座標がバス２全通してセットされるレジスタ
であシ、その内容は減算器１０に出力される。カウンタ
（又はレジスタ）１１．１２はバス２を進じて描画埋め
込み位置がセットされるもので、ハードウェアの直線描
画回路又はプログラムによる直線描画によって使用され
、図示されない描画回路のりフレッシニメモリへの書込
みアドレス人力となるものである。
面に従って説明する。第３図は本発明の描画パターン埋
め込み回路の一実施例を示したブロック図である。パタ
ーンメモリ１はバス２から描画パターンが入力されこれ
を記憶する。レジスタ３は描画パターンの縦幅をＨ（縦
のドツト数）とした時、Ｈ−１の値がバス２全通してセ
ットされるレジスタであシ、その内容はアンド回路４に
出力される。レジスタ５は描画パターンの横幅をＷ（横
のドツト数）とした時、Ｗ−１の値がバス２を通してセ
ットされるレジスタであシ、その内容はアンド回路６に
出力される。レジスタ７は位置合わせの基準点のＸ座標
がバス２全通してセットされるレジスタであシ、その内
容は減算器８に出力される。レジスタ９は位置合わせの
基準点のＸ座標がバス２全通してセットされるレジスタ
であシ、その内容は減算器１０に出力される。カウンタ
（又はレジスタ）１１．１２はバス２を進じて描画埋め
込み位置がセットされるもので、ハードウェアの直線描
画回路又はプログラムによる直線描画によって使用され
、図示されない描画回路のりフレッシニメモリへの書込
みアドレス人力となるものである。
カウンタ１１が保持する埋め込みパターンのＸ座標は減
算器８に、カウンタ１２が保持するＭ■（め込みパター
ンのＸ座標は減算器１０にそれぞれ入力される。アンド
回路４の出力はパターンメモリ１のアドレス入力となっ
ている。アンド回路６の出力はマルチプレクサ１３に人
力され、この１ルチプレクサ１３はパターンメモリ１の
出力（最大ＷＭＡＸビット）よりアンド回路６によって
指定された１ビツトを選択して図示されない描画回路の
リフレッシュメモリ書込み回路へこれを送出するもので
ある。
算器８に、カウンタ１２が保持するＭ■（め込みパター
ンのＸ座標は減算器１０にそれぞれ入力される。アンド
回路４の出力はパターンメモリ１のアドレス入力となっ
ている。アンド回路６の出力はマルチプレクサ１３に人
力され、この１ルチプレクサ１３はパターンメモリ１の
出力（最大ＷＭＡＸビット）よりアンド回路６によって
指定された１ビツトを選択して図示されない描画回路の
リフレッシュメモリ書込み回路へこれを送出するもので
ある。
従って、パターンメモリ１は図示されないコントローラ
とアンド回路４、マルチプレクサエ３の間で切換えて使
用される構成と成っている。
とアンド回路４、マルチプレクサエ３の間で切換えて使
用される構成と成っている。
第４図は第３図で示したパターンメモリ１の記憶内容例
を示した模式図である。記憶する描画パターンの縦、横
の最大値がＨＭＡＸ、 ＷＭＡＸとすると、ＨＭＡＸ
ＸＷＭＡＸビットの容量を持っている。又、描画パター
ンの縦、横幅はＨ−２”、Ｗ−２ｍで定義される。更に
、第３図の符号１００で示した部分が本実施例のパター
ン埋め込み回路であり、図示されないマイクロプロセッ
サなどのコントローラで制御され、図示されない描画回
路のリフレッシュメモリに接続されるものである。この
パターン埋め込み回路１００は描画パターンのサイズが
縦、横共Ｈ＝２”、Ｗ−２″ｍのように２のべき乗で表
わされる時有効である。
を示した模式図である。記憶する描画パターンの縦、横
の最大値がＨＭＡＸ、 ＷＭＡＸとすると、ＨＭＡＸ
ＸＷＭＡＸビットの容量を持っている。又、描画パター
ンの縦、横幅はＨ−２”、Ｗ−２ｍで定義される。更に
、第３図の符号１００で示した部分が本実施例のパター
ン埋め込み回路であり、図示されないマイクロプロセッ
サなどのコントローラで制御され、図示されない描画回
路のリフレッシュメモリに接続されるものである。この
パターン埋め込み回路１００は描画パターンのサイズが
縦、横共Ｈ＝２”、Ｗ−２″ｍのように２のべき乗で表
わされる時有効である。
次に本実施例の動作について説明する。図示さレナイコ
ントローラは、レジスタ３．５にＨ−１、Ｗ−１の値を
セットし、レジスタ７．９に位置合わせの基準点ＹいＸ
。全セットし、更にカウンタ１１．１２に、描画パター
ンの埋め込み位置Ｙ、 、 Ｘｌをセットする。減算器
８は埋め込み位置のＹ座標Ｘから基準点のＹ座標Ｙ。を
減算（Ｙ、−Ｙ。）シ、その値をアンド回路４に出力す
る。するとアンド回路４では、（Ｙｌ−Ｙｏ）の値とＨ
−１の値との論理積ｑが１％ ラｔ１− ルア＞Ｅ、Ｈ
−２”ノ時、論理積ｑは（Ｙｌ−Ｙｏ）／Ｈの余シとな
る。従って、この余シｑのアドレスによりパターンメモ
リ１内の縦方向の位１Ｆ、ｔ ｑが指定され、その位Ｉ
Ｗの水平方向のパターンがパターンメモリ１から読出さ
れる。同様に、減算器１ｏでは、描画パターンの埋め込
み位置のＸ座標Ｘ１と位置合わせの基準点のＸｌ４ｉ標
為との差（Ｘ、−Ｘ。）が算出され、これがアンド回路
６に出力される。アンド回路６では（Ｘｌ”ｌυの値と
Ｗ−１の値との論理積ｐが得られるがＷ−２Ｉ１１の時
、論理積ｐは（ＸＩ−Ｘｏ）／Ｗの余シとなる。この論
理積ｐはマルチプレクサ１３に人力されて、このマルチ
プレクサ１３がパターンメモリ１の出力の中で選択する
１ビツトを指定し、マルチプレクサ１３は水平方向の位
置ｐの１ビツトを選び出して、これ會カウンタ１１．１
２で指定する図示されないリフレッシエメモリにｔ込ｔ
ｒことによシ、描画パターンの１ピットノ埋め込みが完
了する。従って、埋め込めパターンのＸ座漂Ｘ、、Ｙｊ
ｌ標Ｙ、ｆｔ任意に変化させることにょシ、パターンメ
モリ１に記憶されている描画パターンを、位置合わせの
基準点（Ｘｏ、Ｙｏ）を基準にして任意の位置に埋め込
むことをできる。
ントローラは、レジスタ３．５にＨ−１、Ｗ−１の値を
セットし、レジスタ７．９に位置合わせの基準点ＹいＸ
。全セットし、更にカウンタ１１．１２に、描画パター
ンの埋め込み位置Ｙ、 、 Ｘｌをセットする。減算器
８は埋め込み位置のＹ座標Ｘから基準点のＹ座標Ｙ。を
減算（Ｙ、−Ｙ。）シ、その値をアンド回路４に出力す
る。するとアンド回路４では、（Ｙｌ−Ｙｏ）の値とＨ
−１の値との論理積ｑが１％ ラｔ１− ルア＞Ｅ、Ｈ
−２”ノ時、論理積ｑは（Ｙｌ−Ｙｏ）／Ｈの余シとな
る。従って、この余シｑのアドレスによりパターンメモ
リ１内の縦方向の位１Ｆ、ｔ ｑが指定され、その位Ｉ
Ｗの水平方向のパターンがパターンメモリ１から読出さ
れる。同様に、減算器１ｏでは、描画パターンの埋め込
み位置のＸ座標Ｘ１と位置合わせの基準点のＸｌ４ｉ標
為との差（Ｘ、−Ｘ。）が算出され、これがアンド回路
６に出力される。アンド回路６では（Ｘｌ”ｌυの値と
Ｗ−１の値との論理積ｐが得られるがＷ−２Ｉ１１の時
、論理積ｐは（ＸＩ−Ｘｏ）／Ｗの余シとなる。この論
理積ｐはマルチプレクサ１３に人力されて、このマルチ
プレクサ１３がパターンメモリ１の出力の中で選択する
１ビツトを指定し、マルチプレクサ１３は水平方向の位
置ｐの１ビツトを選び出して、これ會カウンタ１１．１
２で指定する図示されないリフレッシエメモリにｔ込ｔ
ｒことによシ、描画パターンの１ピットノ埋め込みが完
了する。従って、埋め込めパターンのＸ座漂Ｘ、、Ｙｊ
ｌ標Ｙ、ｆｔ任意に変化させることにょシ、パターンメ
モリ１に記憶されている描画パターンを、位置合わせの
基準点（Ｘｏ、Ｙｏ）を基準にして任意の位置に埋め込
むことをできる。
本実施例によれば、レジスタ３．５にセットされる埋め
込みパターンのサイズ（ｉ（、Ｗ）’ｉ変化させ、又、
レジスタ７．９にセットされる位置合わせ基準点（Ｘｏ
ＳＹＯ）を変化させることにより、種々のサイズの描画
パターンを表示装置などの任意の位置に埋め込むことが
できる。しかも、本実施例の描画パターン埋め込み回路
１００ｔ−ハードウェア構成の直線式るいは水平線描画
回路と組合わせて使用することによシ、高速に描画パタ
ーンの埋め込みを行なうことができる。
込みパターンのサイズ（ｉ（、Ｗ）’ｉ変化させ、又、
レジスタ７．９にセットされる位置合わせ基準点（Ｘｏ
ＳＹＯ）を変化させることにより、種々のサイズの描画
パターンを表示装置などの任意の位置に埋め込むことが
できる。しかも、本実施例の描画パターン埋め込み回路
１００ｔ−ハードウェア構成の直線式るいは水平線描画
回路と組合わせて使用することによシ、高速に描画パタ
ーンの埋め込みを行なうことができる。
匁お、上記実施例のパターンメモリ１は“０”、“１”
の１ビツトに限らず、リフレッシュメモリの面数に応じ
て深くすることによシ、任意の色又は属性情報を埋め込
むことぶてきる。又、埋め込み基準点が（０，０）に固
定された場合はレジスタ７．９及び減算器８．１０を省
略することができる。又、描画パターンの縦ドツト幅Ｈ
又は横ドツト幅Ｗのいずれかが固定の場合は、レジスタ
３、アンド回路４成るいはレジスタ５、アンド回路６を
省略することができる。更に、パターンメモリ１を簡単
に水平方向のみのパターンレジスタとし、レジスタ３、
レジスタ７、減算器８、アンド回路４を省略した構成を
採ることもできる。
の１ビツトに限らず、リフレッシュメモリの面数に応じ
て深くすることによシ、任意の色又は属性情報を埋め込
むことぶてきる。又、埋め込み基準点が（０，０）に固
定された場合はレジスタ７．９及び減算器８．１０を省
略することができる。又、描画パターンの縦ドツト幅Ｈ
又は横ドツト幅Ｗのいずれかが固定の場合は、レジスタ
３、アンド回路４成るいはレジスタ５、アンド回路６を
省略することができる。更に、パターンメモリ１を簡単
に水平方向のみのパターンレジスタとし、レジスタ３、
レジスタ７、減算器８、アンド回路４を省略した構成を
採ることもできる。
以上記述した如く本発明の描画パターン埋め込み回路に
よれば、任意に設定された埋め込み基準位置とパターン
埋め込み位置との差をめ、この減算結果と任意に設定さ
れる描画パターンの縦、横幅とを除算してその余シヲ求
め、これらの余シに基づいて、描画パターンを記す復す
るパターンメモリよシ読み出された水平方向のパターン
の中から、指定された１ビツトを選び出し、これを描画
装置のりフレッシェメモリに送ってパターンの埋め込み
を行なうことばより、種々のサイズの描＋１ｆｆｌパタ
ーンを任意の位置に高速で位置合わせ全行なってパター
ンの埋め込みを行なう効果がある。
よれば、任意に設定された埋め込み基準位置とパターン
埋め込み位置との差をめ、この減算結果と任意に設定さ
れる描画パターンの縦、横幅とを除算してその余シヲ求
め、これらの余シに基づいて、描画パターンを記す復す
るパターンメモリよシ読み出された水平方向のパターン
の中から、指定された１ビツトを選び出し、これを描画
装置のりフレッシェメモリに送ってパターンの埋め込み
を行なうことばより、種々のサイズの描＋１ｆｆｌパタ
ーンを任意の位置に高速で位置合わせ全行なってパター
ンの埋め込みを行なう効果がある。
第１図は描画パターン例を示した図、第２図は第１図に
示した描画パターンを埋め込む表示画面例を示した図、
第３図は本発明の描画パターン埋め込み回路の一実施例
を示したブ四ツク図、第４図は第３図に示したパターン
メそり１の内容例を示す模式図である。 １・・・パターンメモリ ３．５．７．９・・・レジスタ ４．６・・・アンド回路 ８．１０・・・減算器 １１．１２・・・カウンタ １３・・・マルチプレクサ 代理人 弁理士 則 近 憲 佑 （ほか１名） １１− 第１図 第２図 （０，０） 第４図
示した描画パターンを埋め込む表示画面例を示した図、
第３図は本発明の描画パターン埋め込み回路の一実施例
を示したブ四ツク図、第４図は第３図に示したパターン
メそり１の内容例を示す模式図である。 １・・・パターンメモリ ３．５．７．９・・・レジスタ ４．６・・・アンド回路 ８．１０・・・減算器 １１．１２・・・カウンタ １３・・・マルチプレクサ 代理人 弁理士 則 近 憲 佑 （ほか１名） １１− 第１図 第２図 （０，０） 第４図
Claims (1)
- 描画パターンを記憶する記憶手段と、描画パターンの縦
、横幅をセットする保持手段と、埋め込み基準位置をセ
ットする保持手段と、前記基準位置と描画回路から与え
られるパターン埋め込み位置との差ｆ：算出する減算手
段と、この減算手段の結果と前記保持手段から与えられ
る描画パターンの縦、横幅を除算した余シを算出する演
算手段と、この演算手段の結果に基づいて前記記憶手段
から読み出された水平方向のパターンの中からこの演算
手段の結果ンこよシ指定された１ビツトを選択して描画
回路に出力する選択手段とを具備したことを特徴とする
描画パターン埋め込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202584A JPS6095490A (ja) | 1983-10-31 | 1983-10-31 | 描画パタ−ン埋め込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202584A JPS6095490A (ja) | 1983-10-31 | 1983-10-31 | 描画パタ−ン埋め込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095490A true JPS6095490A (ja) | 1985-05-28 |
Family
ID=16459898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202584A Pending JPS6095490A (ja) | 1983-10-31 | 1983-10-31 | 描画パタ−ン埋め込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247778A (ja) * | 1985-08-28 | 1987-03-02 | Fujitsu Ltd | パタ−ン登録方式 |
| JP2011076522A (ja) * | 2009-10-01 | 2011-04-14 | Mitsubishi Electric Corp | 状態表示装置 |
| US8970604B2 (en) | 2009-01-27 | 2015-03-03 | Mitsubishi Electric Corporation | State display device and display method of state display device |
-
1983
- 1983-10-31 JP JP58202584A patent/JPS6095490A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247778A (ja) * | 1985-08-28 | 1987-03-02 | Fujitsu Ltd | パタ−ン登録方式 |
| US8970604B2 (en) | 2009-01-27 | 2015-03-03 | Mitsubishi Electric Corporation | State display device and display method of state display device |
| JP2011076522A (ja) * | 2009-10-01 | 2011-04-14 | Mitsubishi Electric Corp | 状態表示装置 |
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