JPS6242189A - パタ−ン書込装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ラスクスキャン型グラフインクディスプレイ
装置のフレームメモリに高速にパターンを書込む装置に
関する。

従来の技術 ラスクスキャンのグラフィックディスプレイにおいては
表示画面に対応して縦方向及び横方向の二次元のアドレ
スを持つフレームメモリを備え、図形の表示は−Ｈフレ
ームメモリの該当する画素にデータを書き込みこれを表
示画面のラスク走査に同期して順次読み出すことにより
行っている。

第３図は従来のパターンのフレームメモリへノ書込みを
示している。第３図において１はＣＰＵでありフレーム
メモリにパターンを書込むだめの制御を行う。２はパタ
ーンメモリであり、フレームメモリに書込むパターンを
記憶しておくものである。３はフレーム、メモリであり
、１のＣＰＵから書込まれた図形を記憶しておくもので
、この内容を順次読み出してＣＲＴに送ることにより表
示を行うものである。

次に上記従来例の動作を同じパターンをＸ及びｙ方向に
繰り返し表示する場合について説明する。

第４図はこのパターンの一例であり、９×９の要素を持
つマトリクスである。この要素は０又は１の値をもち、
１０部分がパターンとして意味を持つ。

第５図はＣＰＵ１の動作を示すフローチャートでアリ、
まずフレームメモリへ書込むアドレス（ｘ、ｙ）を（ｏ
　、　ｏ）とすると同時にパターンメモリの読出しアド
レス（”　ｐ　＋　ｙｐ　）を（ｏ、ｏ）とする。次に
パターンメモリの（ｘｐ、ｙｐ）のアドレスの内容ｐを
読取りｐが１の場合フレームメモリの（ｘ、ｙ）のアド
レスに対しパターンを表わすデータを書込、む。更にＸ
ｐに１を加えこの値が９の時はｘｐ＝ｏとし、Ｘに１を
加えこの値がフレームメモリに書込む範囲内の時はＡ２
ヘジャンプする。Ｉがフレームメモリに書込む範囲外の
時はｙｐに１を加えこの値が９の時はｙｐ＝０とし、ｙ
に１を加えこの値がフレームメモリに書込む範囲内の時
はＡ３ヘジャンプする。ｙがフレームメモリに書込む範
囲外の時はパターン書込みの処理を終了する。

発明が解決しようとする問題点 しかしながら上記従来例では与えられたパターンをフレ
ームメモリに書込む処理をＣＰＵにより判断しながら順
次処理により行うため高速に行うことができないという
問題があった。本発明はこのような従来の問題を解決す
るものであり、高速にパターンをフレームメモリに書込
むことができるパターン書込装置を提供することを目的
とするものである。

問題点を解決するだめの手段 本発明は上記目的を達成するために２の幕乗の値にて並
列書込みできるフレームメモリと与えられた！及びｙの
アドレスについてパターンの巾に応じた値に対する余り
を求める回路とこの余りの値をアドレスとするパターン
メモリを設け、このパターンメモリの出力によりフレー
ムメモリへの書込みを同時に制御するようにしたもので
ある。

作　　用 本発明は上記のような構成により、パターンを書込むア
ドレスを指定するとこのアドレスによりフレームメモリ
の書込アドレスを指定すると共にとのＩ及びｙのアドレ
スのパターン巾に応じた値に対する余りを得、この余り
の値によりパターンメモリをアドレスしこのパターンメ
モリの出力によりパターンデータの書込み又は禁止して
同時にフレームメモリへの書込みを行うものであり、こ
れによりフレームメモリのパターンの高速書込みが可能
となる。

実施例 第１図は本発明の一実施例の構成を示すものである。第
１図において１ｏはＣＰＵでありフレームメモリにパタ
ーンを書込むだめの制御を行う。

１１はフレームメモリでありＣＲＴ画面に対応して５１
２Ｘ５１２の画素を持ちＣＰＵ１がら下位３ビツトを除
く！４〜ｘ８のＸアドレス及びｙ０〜ｙ８のｙアドレス
により書込み位置を指定されて８ビット並列にパターン
が書き込まれ、この書込パターンを順次読み出してＣＲ
Ｔに送ることにより表示を行うものである。１２は割算
回路であり、ＣＰＵ１ｏから与えられたｘ４〜ｘ８のＸ
アドレスを同じくＣＰＵ１０から与えられたパターンの
巾を示すＩｎで割りその余りｘｒを出力する。１３も同
じく割算回路であり、ＣＰＵ１０から与えられたｙ。−
７８のｙアドレスを同じ（ＣＰＵ１０から与えられたパ
ターンの巾を示すｙｎで割りその余りｙｒを出力する。

この場合割算回路１２゜１３は被除数及び除数共に小さ
な数で十分なためＲＯＭを使うことが可能である。１４
はパターンメモリであり、あらかじめ書込むパターンに
応じてＣＰＵ１０よりパターンデータが設定されており
、割算回路１２及び１３より出力されたＸ工＋７ｒをア
ドレスとしてそのパターンを読み取り出力する。１６，
１６．１７．１Ｂ、１９，２０，２１．２２゜２３はゲ
ート回路であり、パターンメモリ１４から出力された８
ビツト巾のパターンデータによりＣＰＵ１０から出力さ
れている書込データのフレームメモリ１１への書込み許
可／禁止を行う。

次に上記実施例の動作について説明する。まずＣＰＵ１
Ｑにて書込みを行うパターンの横の画素数とフレームメ
モリ１１の並列書込数の最小公倍数を求め、次に並列書
込数で割ることにより得られた値をパターン繰り返し巾
ｘｎとし、書込を行うパターンの縦の画素数をパターン
繰り返し巾ｙｎとする。第４図の９×９の画素よりでき
ているパターンを上記実施例の並列書込数８のフレーム
メモリに書込む場合はパターの横の画素数９と並列書込
数８の最小公倍数として７２を得られた並列書込数８で
割ることによりパターン繰り返し巾としてｌｎ＝９を得
また、書込を行うパターンの縦の画素数よりｙｎ＝９を
得る。次にパターンメモリ１４に横巾がｘ　ｎ　Ｘ並烈
書込数、縦巾がｙｎの書込パターンを連続して繰り返し
たものを書く。また割算回路１２及び１３に対しそれぞ
れＩｎ、ｙｎを送出する。フレームメモリー１へのノく
ターンの書込は第６図に示すフローチャートにより行な
われる。まずフレームメモリへの書込みアドレス（ｘ、
ｙ）を（ｏ、ｏ）とする。次にフレームメモリの（ｘ、
ｙ）のアドレスに対しパターンを表わすデータを書込む
。これによりフレームメモリ１１のアドレスを指定する
と同時に割算回路１２及び１３にてエアドレスＩ４〜ｘ
８をＩｎで割った余りｘｒ、ｙアドレス７０〜ｙ８をｙ
ｉで割った余りｙ　を求めパターンメモリー４のアドレ
スを指定する。パターンメモリー４の出力はゲート回路
１５〜２３にて書込みデータを制御し目的とするフレー
ム−メモリー１への書込みを８ビット並列に行う。第２
図のフローチャートにおいて８ビツトの書込が行なわれ
るとＸに８を加算しこの値がフレームメモリに書込む範
囲内の時は再びフレームメモリへのデータ書込みを行う
。Ｘがフレームメモリに書込む範囲外の時はｙに１を加
算しこの値がフレームメモリに書込むＲ’Ｆｄ内の時は
Ｉを０とし再びデータ書込みを行い、範囲外の時はパタ
ーン書込み処理を終了する。

発明の効果 本発明は上記実施例より明らかなように１回のＣＰＵか
らの書込み動作に対しフレームメモリの書込みが並列に
行なわれるため高速にパターン書込みができる利点を有
する。そして、更にＣＰＵの処理自体が従来例に比べ簡
単なためより高速の処理が可能であり、最小公倍数を求
めて割算回路を使うことによりパターンメモリを小さく
することができる。

【図面の簡単な説明】

第１図は本発明によるパターンのフレームメモリへの書
込装置の一実施例を示すブロック図、第２図は同ＣＰＵ
０書込手順のフローチャート、第３図は従来のパターン
のフレームメモリへの書込み装置のブロック図、第４図
は書込パターンの一例を示すマトリクス図、第５図は従
来例のＣＰＵ０書込フローチヤートである。 １０・・・・・・ＣＰＵ、１１・・・・・・フレームメ
モリ、１２゜１３・・・・・・割算回路、１４・・・・
・・パターンメモリ、１５゜１６．１７．１Ｂ、１９，
２０，２１．２２．２３・・・・・・ゲート回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図 第　３　図 第４図 第５図 そのｆ その２

Claims (1)

【特許請求の範囲】
1. ｎビットの並列書込み可能なフレームメモリと、フレー
   ムメモリへの書込みアドレスを書込みパターンの縦と横
   の巾により定まる数にて割り余りを求める回路と、その
   余りによりアドレスされるパターンメモリと、パターン
   メモリの出力によりフレームメモリへの書込みデータを
   許可／禁止する回路とを備えたパターン書込装置。