JPS61193189A - 文字図形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、文字図形等を表示するビットマツプ方式の表
示装置に係り、特に任意の表示領域に対する書込み処理
に好適な文字図形表示装置に関する。

〔発明の背景〕

画素単位に表示メモリに書込み、続出しが可能なビット
マツプメモリ方式の表示においては、文字や図形を表示
する場合に所定の表示領域を指定して、その指定領域の
範囲内で描画を行うクリッピングという処理が不可欠と
なっている。

従来はソフトウェア処理によりクリッピング領域を設定
し、描画すべき領域の情報を保持し、次Ｋ、ビットマツ
プメモリ上に書込むビットの位置が前記指定のクリッピ
ング領域に含まれている場合のみ、前記ビットマツプメ
モリに書込む処理を実行するという方法であった。この
ソフトウェアによる方法では、クリッピング領域はメモ
リが許す範囲で任意の領域を指定できるが、処理がソフ
トウェアによるため実行処理速度が極めて遅（なるとい
う欠点がある。

一方ビットマップ方式を用いて文字１図形の表示を行う
装置において、文字や図形を座標空間の任意領域を指定
し、その領域内のみに表示画素を高速に書込む方法とし
て、例えば特開昭５９−９５６６９号に記載されている
ように、任意領域を定義できるクリップレジスタを設け
、このレジスタに設定された値とビットマツプメモリに
与えられるアドレスを比較し、アドレスが定義された領
域内にあるか否かを判別して書込みデータを制御する方
法などが知られている。また表示画面上Ｋｌ［ａの矩形
部分画面を一部重複して表示する、いわゆるマルチウィ
ンド９表示制御については、例えば特開昭５９−１０２
２８４号公報に記載されているように、表示データを長
方形の矩形領域に分割し、その画面分割を管理するテー
ブル単位に表示制御を行うという方法などがある。

しかし、前者の例においては、クリップを指定できる領
域は画面上のたて軸とよこ軸に囲まれる矩形領域に限定
され、しかもその領域も全表示画面内でただ１個所と限
定されるという欠点があり任意の領域、例えば円や多角
形、任意の閉曲線等で示される少なくとも１つ以上の領
域のクリッピングについては配慮されていなかうた。ま
た後者の例においては、ウィンドウの分割数に伴り【管
理テーブルの数とそれに附随するデータの数が増大し、
ソフトウェア管理による処理時間のオーバーヘッドが大
きく、従って表示処理時間が長くなるという欠点があり
、装置の使用者の操作性を著しく、損ねるものであった
。

〔発明の目的〕

本発明の目的は、点、線などの図形や、文字。

画像情報を座標空間の任意の領域に対してクリッピング
領域を指定でき、その実行処理速度を損うことなく描画
することのできるビットマツプ方式の文字２図形表示装
置を提供することにある。

〔発明の概要〕

本発明は従来のビットマツプメモリの表示プレーンと同
一の座標空間を有する別のビットマツプメモリプレーン
を設けこれをクリッピングプレーンとして、このビット
マツプメモリ上に表示すべき領域のパタンを予め書込ん
でおき、表示用のビットマツプメモリに描画する際に、
クリッピングプレーン内のデータにより、表示ビットマ
ツプメモリへの書込み信号をマスクして表示ビットマツ
プメモリへの書込みを行なうことにより、表示ビットマ
ツプメモリのクリッピングプレーンに指定した領域に対
応する領域のみデータの書き替えが行なわれるようＫし
たものである。

〔発明の実施例〕

本発明の一実施例を第１図、第２図により説明する。

第１図は、本実施例の構成ブロック図であり、第２図は
、その動作を説明する説明図である。

第１図の構成は、中央演算処理装置（以下ＣＰＵと記す
）１．主記憶装置２２表表示ビットマツプメモリ、シス
テムバス４．メモリ制御装置５゜表示装置（以下ＣＲＴ
と記す）６．クリッピングビットマツプメモリ７から成
る。

ＣＰＵ１は主記憶装置２に格納された描画データ及び描
画コマンドを実行し、表示ビットマツプメモリ３ヘシス
テムバス４を通じて画素データを書込む。表示ビットマ
ツプメモリ５はメモリ制御装置５により書込み、読出し
の制御が行われ、表示ビットマツプメモリ３の内容はＣ
Ｒ’ｌ’６上に表示される。クリッピングビットマツプ
メモリ７は、表示ビットマツプメモリ３と同一の座標空
間を持つメモリプレーンであり、ビットマツプメモリ上
のアドレシングや、　ＣＲＴ６に表示されるドツト位置
等に一定の相関を持たせである。

即ち、表示ビットマツプメモリ５とクリッピングビット
マツプメモリ７における各ビットがそれぞれ１対１に対
応しているものとする。

第１図の構成で表示ビットマツプメモリ３の情報を一部
書替える場合について第２図を用いて説明する。

今、表示ビットマップメモリ５Ｖｃｆｇ２図（ｂ）　Ｋ
示すように、文章５０と円グラフ５１および棒グラフ５
５が描かれているとする。文章５０および棒グラフの表
示領域を残して、円グラフ５１を含む書替領域５２に第
２図（α）の折れ線グ９７５３を書込むことにすると、
書込領域５２に対応するクリッピングビットマツプメモ
リ７上のマスク領域５４のビットをセット（たとえば１
１′を書き込む）し、クリッピングビットマツプメモリ
７でマスクして第２図（α）に示すデータを表示ビット
マツプメモリに書き込む。

すると、クリッピングビットマツプメモリ７でセットさ
れたビット（マスク領域５４に対応するビット）と同一
のアドレスを有する表示ビットマツプメモリ上のビット
のみが書き替えられ、表示ビットマツプメモリ３の内容
は第２図（ｄ）に示すようＫなる。

第１図に示すメモリ制御装置５は、クリッピングビット
マツプメモリ７の情報に基づき、表示ビットマップメモ
リ３０書込制御信号（ＷｒｉｔｅＥｎａｂｌｅ信号、以
下「ＷＢ傷信号と記す）をマスクして、第２図（α）に
示すデータを表示ビットマツプメモリに誉込むことによ
り上記書替填域５２（以下ウィンドウ領域と記す）のみ
の書替を可能にする装置である。以下その動作を第３図
をもとに説明する。

表示ビットマツプメモリ３及びクリッピングビットマツ
プメモリ７は１ビット単位のダイナミックＲＡＭ　（Ｄ
ＲＡＭ　）を複数個（通常８ないし１６個）使用して構
成してあり、本実施例におい【は表示ビットマツプメモ
リ５とクリッピングビットマツプメモリ７のアドレスの
与え方は同一にしである。表示ビットマツプメモリ３に
は、データバス８の信号とメモリ制御装置５から供給す
ｔＬルア　）”Ｌ／ス信号２０１．　ＲＡＳ信号２０２
．　ＣＡＳ信号２０５が縁続されており、出力信号２０
４はトライステートバッファ９の入力となって（・る。

トライステートバッファ９は表示ビットマツプメモリ５
の内容なＣＰＵ１が読出す場合に必要で、メそり制御装
置５により制御さｎる。また出力信号２０４の一部はＣ
ＲＴ６への表示のため表示制御回路１０に入力され表示
ドツトに変換される。

一方クリッピングビットマツプメモリ７はデータバス８
からマスクのためのデータが入力され、メモリ制御装置
５からアドレス信号２０１゜ＲＡＳ　信！　２０５　、
　ＣＡｓｇｉ号２０６及びｖｖＥ（書込ミイネーブル）
信号２０７が供給される。クリッピングビットマツプメ
モリ７の出力は、静ノゲート１１の一方の入力となりに
０ゲート１１の他方の入力は表示ビットマツプメモリ３
０ビツトに対応し、その対応ビットにドツトを書くか否
かの条件な設定するためのビットマスクレジスタ１２か
らの出力となっている。Ｎ■ゲート１１の出力はＮＡＮ
Ｄゲート１３の入力であり、限卸ゲート１３のもう一方
の入力は表示ビットマツプメモリ３の郁信号２０８のた
めの郁信号２０９が与えられる。ビットマスクレジスタ
１２はルビット（ルは自然数）のレジスタでＣＰＵ１よ
りデータバス８を通して書込まれ、その書込みパルスは
メモリ制御装置５より信号２１０で与えられ、そのデー
タを保持する。

かかる構成において、クリッピングビットマツプメモリ
７には任意のクリッピング領域（第２図（Ｃ）のウィン
ドウ領域５４に対応する）が既に薔かれているものとす
る。またビットマスクレジスタ１２にもマスクデータが
書込まれているものとする。表示ビットマツプメモリ３
へのデータ書込み動作が開始されるとメモリ制御装置ｔ
５ハＣＰＵ１カラアドレスバス１４及ヒコントロールバ
ス１５からの情報によりアドレス信号２０１及び表示ビ
ットマツプメモリ３の調信号２０２　、　ＣＡＳ信号２
０３を与えると同時にクリッピングビット’７７プメモ
リ７　ｆ）　ＲＡＳ信号２０５　、　ＣＡＳ信号２０６
を与え郁信号２０７をリードモードにする。ここでクリ
ッピングビットマツプメモリ７からは所定のメモリアク
セスタイム後にデータが加端子より出力されこれがに［
Ｆ］ゲート１１に入力される。

書込み領域を指定されていれば′１′のデータが出力さ
れ、ビットマスクレジスタ１２にも１１′がセットされ
ていれば椰ゲート１１の出力は１１′となり都信号２０
９と共にＮＡＮＤゲート１３に入力される。

郁信号２０９はライトモード１１′になっているためＮ
ＡＮＤゲート１３の出力が１０′のビットのあるメモリ
にのみデータが書込まれることになる。即ちメモリ制御
装置５はクリッピングビットマツプメモリ７への誉込み
及び、表示ビットマツプメモリ３の読出し動作に関して
は通常のメモリ動作を行う。本実施例ではクリッピング
ビットマツプメモリ７のＣＰＵ１への読出し回路につい
ては記述して（・な（・が、トライステートバッファ９
と同等の機能のものを付加すればよいことは明らかであ
る。ここでメモリ制御装置５は表示ビットマツプメモリ
３への書込みに際してのみ、まず、クリッピングビット
マツプメモリ７を続出し動作した後、表示ビットマツプ
メモリ３への書込みを行うというリードモディファイラ
イト機能を実現している。

次にメモリ制御装置５の具体的構成８よび動作について
第４図により説明する。コントロールパス１５にはＣＰ
Ｕ１からのリードライト信号（Ｒ／ｗ信号）１６．クロ
ック（ＣＬＫ　）信号１７．アドレスバス１４のデータ
が有効であることを示すアドレスストローブ（Ａｓ）信
号１８及びＣＰＵ１と、ビットマツプメモリ３．７との
間でデータの転送が終了したことをＣＰＵ１に知らせる
データ転送アクノリッジ（ＤＴＡＣＫ　）　信号１９が
ある。アドレスデータ２０と朋信号１８により、クリッ
ピングピッ士マツプメモリ７のセレクト信号３０１と表
示ビットマツプメモリ３のセレクト信号３０２がアドレ
スデコーダ２１で作られる。

アドレスマルチプレクサ２２は前記ビットマツプメモリ
３，７のアドレスを与えるために用いられ、その切換え
信号としてクリッピングメモリタイミング回路２６と表
示メモリタイミング回路２４より作られＯＲゲート２５
により与えられる。論理ゲート２６及び２７はクリッピ
ングビットマツプメモリ７をセレクトするだめのゲート
で、クリッピングビットマツプメモリ７のアドレスをア
クセスされたとさと、表示ビットマツプメモリ３がセレ
クトされ、しかもＲ源信号１６が１０′即ち舊込みのと
きセレクトするように動作する。

クリッピングメモリタイミング回路２３及び、表示メモ
リタイミング回路２４［はＣＬＫ　信号１７、Ｒ／Ｗ信
号１６、及びアドレスデコーダ２１によるセレクト信号
３０２　、５０３が与えられ、祁信号２０２　、２０５
、ＣＡＳ信号２０３　、２０６、郁信号２０７　、２０
９．７）”Ｌ／スマルチプレクサ２２のアドレス切換信
号３０４゜３０５及びＤＴＡＣＫ信号５０６．５０７を
発生する。ＤＴＡＣＫ信号５０６　、３０７はＮＯＲゲ
ート２８によりＤＴＡＣＫ信号１９となってＣＰＵ１の
コントロール信号となる。メモリのＲＡＳ信号２０２，
２０５、ＣＡＳ信号２０３　、２０６、アドレス切換信
号３０４　、３０５及び邸信号２０７については従来の
ＤＲＡＭの制御方式と全く同一であり、メモリセレクト
に応じて所定のシーケンスでＲＡＳ信号、ＣＡＳ信号、
ＷＥ倍信号発生するものである。

次に表示メモリタイミング回路２４における邸信号２０
９とＤＴＡＣＫ信号３０６の発生について第５図を用い
て説明する。表示ビットマツプメモリ３がセレクトされ
るとＣ８信号３０２がアクティブになりインバータ２９
を通して極性反転されシフトレジスタ３０を制御する。

シフトレジスタ１７にはシフトを実行するためのＣＬＫ
信号１７が与えられる。郁信号２０９はＲ／Ｗ信号１６
をインバータ３１で反転した信号とシフトレジスタ３０
の勉出力（本実施例では価としているが、これはメモリ
タイミング等で決定されることは言うまでもない）をＮ
ＡＮＤゲート３２を通して得ている。またＤＩＡＣＫ−
信号３０６はシフトレジスタ３０の伽よりとっている。

この動作を第６図を用いて説明する。

Ｃ８信号５０２が１１′のときはシフトレジスタ６０は
リセットされており出力α〜錫は′″ＯＩとなっている
。ここで表示ビットマツプメモリ５への書込み動作が実
行されるとＲ／Ｗ信号１６が′″０′となり、書込みモ
ードとなりＣ８信号３０２が１０′となってＣＬＫ信号
１７の立上りエツジでＣ８信号３０２をシフトする。Ｃ
８信号３０２が１０′になってから４ケ目のＣＬＫ信号
１７で錫が１１′となると〜實信号１６と共にＮＡＮＤ
ゲート３２に入力され”ＷＥ信号２０９が出力される。

この靜信号２０９が１０１となる前は、クリッピングビ
ットマツプメモリ７のデータを読出すためめリードサイ
クルとなり、所定のアクセス期間（本実施例では３クロ
ツク＋α）後、表示ビットマツプメモリ３への書込みを
行うライトサイクルに入る。このときリードサイクルで
表示ビットマツプメモリ３がリードモードとなるが、特
に問題はないことは明白である。さらＫ　ＣＬＫ　８号
１７が入力されるとシフトレジスタ３０のり出力が１１
′となり、これは、表示ビットマツプメモリ３にデータ
が書込まれたことをＣＰＵ１に知らせる信号となりＤＴ
ＡＣＫ信号３０６を発生することによりリードモディフ
ァイライト処理を終了する。

ＣＰＵ１はＤＴＡＣＫ信号６０６を受けとることにより
、次の処理ステップに進むためＣ８信号３０２が１１′
となって丹びシフトレジスタ３０はクリアされる。

以上の構成圧より、第２図に示すような、所定の領域の
みの書替えが高速に行える。この時、クリッピングビッ
トマツプメモリ７に書込むクリッピング領域は矩形に限
らず、円や自由曲線で囲まれた閉曲線でもよく、また−
画面内に１個以上の領域を指定することも可能である。

この方式により従来はハードウェアで実現する場合には
矩形領域しかクリッピング領域を定義できなかりたもの
が任意の領域でのクリッピングを可能とし、また任意領
域のクリッピングを行うソフトウェアによるクリッピン
グ処理に比較して極めて高速ＫＩＡ埋を実行できるもの
である。

またマルチウィンドウ処理に伴なう表示データの管理も
画面単位の管理でよく、効率のよいソフトウェア処理が
実現できる。

第７図にはクリッピングビットマツプメモリ７の出力が
すべ【１０′即ち書込領域をはずれている場合、この１
０′を検出するＯＲゲート３６と、データを２ツチする
フリップフロップ３７と、フリップ７０ツブ３７にラッ
チするタイミングを与えるＮＡＮＤゲート３８、インバ
ータ３９により構成される領域検出回路を示す。

これは、クリッピングビットマツプメモリ７をリード動
作する際ＫＣＡＳ信号２０６の立上りのエツジで７リツ
プフロツプ３７のクロックを与えてＯＲゲート３６の出
力をラッチする動作をする。

クリッピング指定領域内であればフリップ７０ツブ３７
の出力４０は１１′であるが、クリッピング指定領域を
はずれると７リツプフロツプ３７の出力４０は１０′と
なる。この出力４０をＣＰＵ１の割込入力端子（図示せ
ず）に与えることにより描画処理を停止させることによ
り、指定領域外への不要な薔込みに伴うオーバーヘッド
を削減させることができる。この方式が有効な条件はク
リッピング領域が凸（とり）領域で定義されている時に
直線を描く場合に、領域をはずれた、直線を描かずに停
止することができるため処理速度の向上がはかれる。

最近のグラフィック表示装置においては、同時に多色の
カラー表示を実現するために、表示ビットマツプメモリ
３を複数プレーン（通常は４ないし８プレーンで、同時
１６色から同時２５６色が可能で、大規模のものでは２
４プレーンを有し同時に１６００万色表示可能の装置も
ある。）持つシステムが標準となりつつある。そこでこ
の多色用プレーンのうちの１つを本発明になるクリッピ
ングビットマツプメモリとして用いることは容易に想像
できる。５ｇ８図にこの場合の実施例を示す。第８図で
はアドレスデコーダ部２１をメモリ制御装置５より分離
して表わしている。

前述の実施例との相違点はモード切換回路４１を設けた
ことで、これはビットマツプメモリ７を通常の表示ビッ
トマツプメモリとして用いるか、クリッピング用のメモ
リとして用いるかの設定を行うための回路であり、この
モード切換回路４１はＣＰＵ１により制御線４２を用い
てモードの設定ができる。モード回路４１により制御を
うけるものとしてはアドレスデコーダ２１、メモリ制御
装置５、郁コントロール４５　、４４及び表示制御回路
１０′である。

アドレスデコーダ２１は、ビットマツプメモリ７を表示
用メモリとして用いる時（表示モード）は、通常の表示
メモリ単位のアドレシングを行い、クリッピング用メモ
リとして用いる時（クリッピングモード）は表示ビット
マツプメモリ３のアクセスと同時にアクセスされるよう
に切換え動作を行う。またメモリ制御５ではアドレスデ
コーダ２１からの信号とモード切換回路４２からの信号
をもとＫ　ＲＡＳ　、　ＣＡＳ　、ＷＥなどのビットマ
ツプメモリ制御信号と、ＣＰＵ１へのＤＴＡＣＫ信号１
９の作成を行りており、表示モードでは通常のリード、
ライト動作、クリッピングモードでは前述のリードモデ
ィファイライト動作を行うように作用する。郁コントロ
ール４３は表示モードではビットマスク動作を行いクリ
ッピングモードでは通常のライトイネーブル信号を供給
するように作用する。郁コントロール４４は第３図にお
けるビットマスクレジスタ１２とＭ■ゲート１１、ＮＡ
ＮＤゲート１３を含む回路で構成され表示モードでは、
第５図に示す回路構成となり、クリッピングモードでは
クリッピングビットマツプメモリ７からの出力は無視さ
れるような切換回路を有する構成である。表示制御回路
１０′は表示制御回路１０と同一の機能であるが、表示
モードのときのみ動作を行い、クリッピングモードでは
動作を行わないように作用する。このようにモード切換
回路４１と、それに付随する切換部を設けることにより
従来あるビットマツプメモリプレーンを有効に活用でき
、価格を大巾にあげることなく、機能を増やすことがで
きるという効果を持つ。

ビットマスク機能を実現する他の実施例について第９図
により説明する。クリッピングビットマツプメモリ７や
、メモリ制御装置５、表示制御回路１０等は同様の機能
であるので図示しない。ここで第２図と異なる点は表示
ビットマップメモリ３０制御方式であり、本実施例では
郁信号２０７を表示ビットマツプメモリ５の全チップに
与え、ＣＡＳ信号２０６により、ビットマスク情報をＭ
Φゲート１１及びＮＡＮＤゲート１５により制御して、
特定のビット位置にのみ書込みを実行するものである。

これは表示ビットマツプメモリ３に使用するＤＲＡＭ　
（Ｄｉｎａｍｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍ
ｏｒｙ　）の機能として脚信号２０５及びＣＡＳ信号２
０６の両信号を供給して、メモリチップがアクセス可能
となりセレクトされることを利用したもので、動作に関
しては郁信号２０７でビア）マスクを行う場合と全く同
様である。

〔発明の効果〕

本発明によれば、クリッピングビットマツプメモリ７の
内容と１込みデータの論理ｆｆ１４を行う事により書込
データをマスクして表示ビットマツプメモリ３へ書込む
ことができるので任意の領域を１つ以上指定してクリッ
ピング処理をハードウェアで実現する機能があり、描画
処理速度の大巾な向上が期待できる。特に本発明にお℃
・てはマルチウィンドウや任意の閉領域内のみの書込み
処理に、性能面やプログラムの効率において大きく寄与
するものである。

【図面の簡単な説明】

第１図は本発明の文字図形表示装置の概念図、第２図は
本発明の文字図形表示装置の表示画面を示す模式図、第
３図は文字図形表示装置の部分回路図、第４図はメモリ
制御装置の回路図、第５図は表示メモリタイミング回路
の一部、第６図は表示メモリタイミング回路のタイミン
グチャート図、第７図は他の実施例の部分回路図、第８
図はさらに別の実施例の部分回路図、第９図は本発明の
さらに他の実施例を示す回路図である。 １・・・ＣＰＵ、　　　３・・・表示ビットマツプメモ
リ、５・・・メモリ制御装置、　６・・・ＣＲＴ、７・
・・クリッピングビットマツプメモリ、１１・・・Ｎ０
ゲート、１２・・・ビットマスクレジスタ、１３・・毫
に０ゲート、　　１６・・］ＶＷ信号、１７・・・ＣＬ
Ｋ信号、　　１９・・・ＤＴＡＣＫ信号、２５・・・ク
リッピングメモリタイミング回路、２４・・・表示メモ
リタイミング回路、３０・・・シフトレジスタ、４１・
・・モード切換回路。

Claims (1)

1. 【特許請求の範囲】 １、表示座標空間に対応したアドレスを持つ表示ビット
   マップメモリと、該表示ビットマップメモリへ書込制御
   信号を供給し該書込制御信号によって表示ビットマップ
   メモリへの表示データの書込を制御する中央演算処理装
   置とを有する文字図形表示装置において、 該表示ビットマップメモリのアドレスと対応するアドレ
   スを持ち、該中央演算処理装置により該表示ビットマッ
   プメモリの書替領域に対応するアドレスに所定の値が書
   込まれるマスク用ビットマップメモリと、 該マスク用ビットマップメモリの出力と該書込制御信号
   が入力され、該書込制御信号を該マスク用ビットマップ
   メモリの出力によりマスクして該表示ビットマップメモ
   リに供給する書込制御装置を有することを特徴とする文
   字図形表示装置。 ２、特許請求の範囲第１項において、該書込制御信号は
   、該表示ビットマップメモリのライト・イネーブル信号
   であることを特徴とする文字図形表示装置。 ３、特許請求の範囲第１項において、該書込制御信号は
   、該表示ビットマップメモリのアドレス・ストローブ信
   号であることを特徴とする文字図形表示装置。