JPH0325684A - 画像描画制御装置 - Google Patents
画像描画制御装置Info
- Publication number
- JPH0325684A JPH0325684A JP1161475A JP16147589A JPH0325684A JP H0325684 A JPH0325684 A JP H0325684A JP 1161475 A JP1161475 A JP 1161475A JP 16147589 A JP16147589 A JP 16147589A JP H0325684 A JPH0325684 A JP H0325684A
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- JP
- Japan
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- frame buffer
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- image data
- data
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 55
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像制御装置に関し、特にラスク・スキャン方
式による画面制御において、フレーム・バッファと称さ
れる画面上の各ビクセルに１ビットずつ対応させた記憶
領域へ画像データを描画（書き込み）するための制御装
置に関する。
式による画面制御において、フレーム・バッファと称さ
れる画面上の各ビクセルに１ビットずつ対応させた記憶
領域へ画像データを描画（書き込み）するための制御装
置に関する。
従来、この種の描画制御装置は、フレーム・バッファを
楕或するメモリのワード境界にまたがり、１ワードの画
像データを描画〈書き込み〉する場合、第１０図に示す
様に画像データに対して必要数のシフトを行い、シフト
した結果の上位側の１ワードと下位側の１ワードとを時
分割によりフレーム・バッファへ描画（書き込み）して
いた。
楕或するメモリのワード境界にまたがり、１ワードの画
像データを描画〈書き込み〉する場合、第１０図に示す
様に画像データに対して必要数のシフトを行い、シフト
した結果の上位側の１ワードと下位側の１ワードとを時
分割によりフレーム・バッファへ描画（書き込み）して
いた。
上述した従来の画像描画制御装置は、ビット・アドレッ
シングと称される記憶領域の任意ビット位置からの描画
（書き込み）において、ビット・アドレスが生じる場合
、っまり１ワードの画像データを、ワード・バウンダリ
と称されるフレーム・バッファを構成するメモリのワー
ドの境界にまたがって描画する場合に、第１図に示すよ
うに画像データに必要数（Ｘビット）のシフトを行い、
シフトした結果の上位側の１ワードをフレーム・バッフ
ァのＮ番地に描画（書き込み）を行い、フレーム・バッ
ファのＮ番地のアクセス終了後、下位側の１ワードをフ
レーム・バッファのＮ＋１番地に描画く書き込み）を行
なっているので、１ワードの画像データに対し、２ワー
ド分のフレーム・バッファのアクセス時間が必要となる
という欠点がある． 〔課題を解決するための手段〕 本発明の画像描画制御装置は、ビット・アドレッシング
を行う際に、ビット・アドレス値を記憶するレジスタと
、１ワードの画像データに対し、ビット・アドレス値に
よりシフトを行う２ワードのビット数分を対応したシフ
ト回路と、シフトされた画像データを含む２ワードのシ
フト回路の出力データに対して画像データ以外のビット
のマスクと、フレーム・バッファの描画アドレスの読み
出しーデータに対して反転したマスクを行うためのマス
ク・パターンを発生するデコーダとゲート回路より楕或
されるマスク・パターン発生回路と、シフト回路の出力
データとマスク・パターンとの論理積を行う論理積回路
と、フレーム・バッファの描画アドレスの読み出しデー
タと、反転マスク・パターンとの論理積を行う論理積回
路と、上記の２つの論理的回路の出力データの論理和を
行う論理和回路と、フレームバッファに与える描画アド
レスの最下位ビットにより、フレーム・バッファへの書
き込みデータである論理和回路の出力データ及びフレー
ム・バッファの描画アドレスの読み出しデータの上位側
ワードと下位側ワードの選択を行うマルチプレクサと、
描画アドレス値に１を加算したアドレス値を生戒するた
めの加算器と、描画アドレスの最下位ビットを昨くアド
レス・ラインによりアクセスされるフレーム・バッファ
と、加算器により描画アドレスに１が加算されたアドレ
スの最下位ビットを除くアドレス・ラインによりアクセ
スされるフレーム・バッファとに２分割され、２ワード
同時アクセスが可能なフレーム・バッファとを有してい
る． 〔実施例〕 次に、本発明について図面を参照して説明する。
シングと称される記憶領域の任意ビット位置からの描画
（書き込み）において、ビット・アドレスが生じる場合
、っまり１ワードの画像データを、ワード・バウンダリ
と称されるフレーム・バッファを構成するメモリのワー
ドの境界にまたがって描画する場合に、第１図に示すよ
うに画像データに必要数（Ｘビット）のシフトを行い、
シフトした結果の上位側の１ワードをフレーム・バッフ
ァのＮ番地に描画（書き込み）を行い、フレーム・バッ
ファのＮ番地のアクセス終了後、下位側の１ワードをフ
レーム・バッファのＮ＋１番地に描画く書き込み）を行
なっているので、１ワードの画像データに対し、２ワー
ド分のフレーム・バッファのアクセス時間が必要となる
という欠点がある． 〔課題を解決するための手段〕 本発明の画像描画制御装置は、ビット・アドレッシング
を行う際に、ビット・アドレス値を記憶するレジスタと
、１ワードの画像データに対し、ビット・アドレス値に
よりシフトを行う２ワードのビット数分を対応したシフ
ト回路と、シフトされた画像データを含む２ワードのシ
フト回路の出力データに対して画像データ以外のビット
のマスクと、フレーム・バッファの描画アドレスの読み
出しーデータに対して反転したマスクを行うためのマス
ク・パターンを発生するデコーダとゲート回路より楕或
されるマスク・パターン発生回路と、シフト回路の出力
データとマスク・パターンとの論理積を行う論理積回路
と、フレーム・バッファの描画アドレスの読み出しデー
タと、反転マスク・パターンとの論理積を行う論理積回
路と、上記の２つの論理的回路の出力データの論理和を
行う論理和回路と、フレームバッファに与える描画アド
レスの最下位ビットにより、フレーム・バッファへの書
き込みデータである論理和回路の出力データ及びフレー
ム・バッファの描画アドレスの読み出しデータの上位側
ワードと下位側ワードの選択を行うマルチプレクサと、
描画アドレス値に１を加算したアドレス値を生戒するた
めの加算器と、描画アドレスの最下位ビットを昨くアド
レス・ラインによりアクセスされるフレーム・バッファ
と、加算器により描画アドレスに１が加算されたアドレ
スの最下位ビットを除くアドレス・ラインによりアクセ
スされるフレーム・バッファとに２分割され、２ワード
同時アクセスが可能なフレーム・バッファとを有してい
る． 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の概略ブロック図である．マ
イクロプロセッサ１は画像データ及び描画情報の転送引
き取り、画像データの修飾、画像データの描画制御を行
う．まずマイクロ・プロセッサ１かつ画像データと画像
データに伴う描画情報とを上位装置または上位プロセッ
サから受け取ると、描画情報からビット・アドレッシン
グを行う際のビット・アドレス値を解読し、アドレス・
デコーダ２によってビット・アドレス・レジスタ３を選
択し、ビット・アドレス値をビット・アドレス・レジス
タ３に保持させる．そして、描画悄報から画像データの
反転、シフト等の修飾を行い、修飾後の画像データをフ
レーム・バッファｌ３とフレーム・バッファｌ４とへ書
き込む．この時、マイクロ・プロセッサ１から出力され
る画像データは、シフト回路４によってビット・アドレ
ス・レジスタ３に保持されたビット・アドレス値分シフ
トされる．シフト回路４は第２図に示す構成をとり、１
ワードがｎビットの画像データに対しｎ個のｎビットよ
り１ビットを選択するマルチブレクサ４１〜４ｎを有し
、マイクロ・プロセッサ１の出力データＡ１〜Ａｎを１
ビット毎ずらしてｎ個のマルチプレクサ４１〜４ｎに入
力することにより、ビット・アドレス値がＸビットの場
合、マイクロ・プロセッサ１の出力データＡ１〜Ａｎが
Ｘビットシフトされ、第４図に示す様なマルチプレクサ
４の出力データ８１〜Ｂ２ｎを得る． また、マスク・パターン発生回路５は、第３図に示す構
成をとり、ビット・アドレス値をデコードするｎビット
出力のデコーダ５１の出力データＣ１〜Ｃｎを論埋和回
路５２〜５ｎ−１へ第３図の様に入力し、論理和回路５
２〜５ｎ−１の出力データをマスク・パターン発生回路
５の出力データＤｉ〜Ｄｎ−１とし、論理和回路５２〜
５ｎ−１の出力データを反転させた反転回路５ｎ＋１〜
５２ｎ−１の出力データをマスク・パターン発生回路５
の出力データＤｎ＋１ 〜Ｄ２ｎ−１とし、１にプル・
アップされた信号をマスク・パターン発生回路５の出力
データＤｎとし、Ｏにプル・ダウンされた信号をマスク
・パターン発生回路５の出力データＤ２ｎとすることに
より、第５図に示すマスク・パターン発生回路３の出力
データＤ１〜Ｄｎ，Ｉ）ｎ＋ｌ〜Ｄ２ｎ及び第６図に示
すマスク・パターン発生回路３の出力データＤｎ＋１〜
Ｄ２ｎ，Ｄｉ〜Ｄｎを得る．ここで既にフレーム・バッ
ファ１３とフレーム・バッファ１４に描画（書き込み〉
してある画像に対し重ね描画を行う場合は、これから描
画しようとするアドレスに既に書き込まれているデータ
に対し、一度読み出しを行い書き込みデータと論理和を
取った後、フレ一ム・バッファ１３とフレーム・バッフ
ァ１４へ書き込むリード・モディファイ・ライトが必要
となる．このリード・モディファイ・ライト時には、読
み出しデータをラッチ・フリップ・フロップ１１で保持
し、リード・モディファイ・ライトが必要ない時、つま
り重ね描画を行わず、書き込みのみでよい場合にはラッ
チ・フリップ・フロップが１１の出力を０に保つ． また、フレーム・バッファ１４はマイクロ・プロセッサ
１からのアドレス・ラインの最下位ビットを除くアドレ
ス・ラインによりアクセスされ、フレーム・バッファ１
３はマイクロ・プロセッサ１からのアドレス値に加算器
１２により１を加算されたアドレス値を生成するアドレ
ス・ラインの最下位ビットを除くアドレス・ラインによ
りアクセスされる． 第７図（ａ）にマイクロ・プロセッサ１のアドレス値と
フレーム・バッファ１３とフレーム・バッファ１４のア
ドレスの関係を、第７図（ｂ）にマイクロ・プロセッサ
１から見たフレーム・バッファ１３とフレーム・バッフ
ァ１４のアドレスを、第７図（Ｃ）に実際のフレーム・
バッファ１３のアドレスとフレーム・バッファ１４のア
ドレスの関係を示す．上記のフレーム・バッファ・アク
セス方法により、マイクロ・プロセッサ１からのＮ番地
のアクセスに対し、Ｎ番地とＮ＋１番地の同時アクセス
が可能となり、Ｎ番地が偶数番地か奇数番地かによって
、フレーム・バッファ１３とフレーム・バッファ１４の
アクセスは第８図の様になる．第８図（ａ）の偶数番地
アクセスの場合、書き込みサイクル時には、書き込みデ
ータの上位側１ワードをフレーム・バッファ１３へ、下
位側１ワードをフレーム・バッファ１４へ書き込み、読
み出しサイクル時には、フレーム・バッファ１３の内容
を読み出しデータの上位側１ワードに、フレーム・バッ
ファ１４の内容を下位側１ワードにすればよいが、第８
図（ｂ）の奇数番地アクセスの場合、書き込みサイクル
時には、書き込みデータの上位側１ワードをフレーム・
バッファ１４へ、下位側１ワードをフレーム・バッファ
１３へ書き込み、読み出しサイクル時には、フレーム・
バッファ１４の内容を読み出しデータの上位側１ワード
に、フレーム・バッファ１３の内容を下位側１ワードに
しなければならずＪマルチプレクサ６により書き込みデ
ータの上位側１ワードと下位側１ワードの選択を、マル
チプレクサ７により読み出しデータの上位側１ワードと
下位側１ワードの選択をそれぞれマイクロ・プロセッサ
１からのアドレスの最下位ビットによって偶数番地アク
セスか奇数番地アクセスか判断することにより行う． シフト回路４の出力データＢ１〜Ｂ２ｎは論理積回路８
においてマスク・パターン発生回路５の出力データＤ１
〜Ｄｎ，Ｄｎ＋１〜Ｄ２ｎと論理積が取られ、ラッチ・
フリップ・フロップ１１の出力データＥ１〜Ｅ２ｎは論
理積回路９においてマスク・パターン発生回路５の出力
データＤｎ＋１〜Ｄ２ｎ，Ｄ１〜Ｄｎと論理積カ取ラレ
る．そして、論理積回路８の出力データと論理積回路９
の出力データは論理和回路１０において論埋和がとられ
、論理和回路１０の出力データＦ】〜Ｆ２ｎは第９図の
様になり、マルチ・ブレクザ０６により上位側ワードと
下位側ワードの選択が行なわれ、フレーム・バッファ１
３とフレーム・バッファ１４へ描画（書き込み）される
。
イクロプロセッサ１は画像データ及び描画情報の転送引
き取り、画像データの修飾、画像データの描画制御を行
う．まずマイクロ・プロセッサ１かつ画像データと画像
データに伴う描画情報とを上位装置または上位プロセッ
サから受け取ると、描画情報からビット・アドレッシン
グを行う際のビット・アドレス値を解読し、アドレス・
デコーダ２によってビット・アドレス・レジスタ３を選
択し、ビット・アドレス値をビット・アドレス・レジス
タ３に保持させる．そして、描画悄報から画像データの
反転、シフト等の修飾を行い、修飾後の画像データをフ
レーム・バッファｌ３とフレーム・バッファｌ４とへ書
き込む．この時、マイクロ・プロセッサ１から出力され
る画像データは、シフト回路４によってビット・アドレ
ス・レジスタ３に保持されたビット・アドレス値分シフ
トされる．シフト回路４は第２図に示す構成をとり、１
ワードがｎビットの画像データに対しｎ個のｎビットよ
り１ビットを選択するマルチブレクサ４１〜４ｎを有し
、マイクロ・プロセッサ１の出力データＡ１〜Ａｎを１
ビット毎ずらしてｎ個のマルチプレクサ４１〜４ｎに入
力することにより、ビット・アドレス値がＸビットの場
合、マイクロ・プロセッサ１の出力データＡ１〜Ａｎが
Ｘビットシフトされ、第４図に示す様なマルチプレクサ
４の出力データ８１〜Ｂ２ｎを得る． また、マスク・パターン発生回路５は、第３図に示す構
成をとり、ビット・アドレス値をデコードするｎビット
出力のデコーダ５１の出力データＣ１〜Ｃｎを論埋和回
路５２〜５ｎ−１へ第３図の様に入力し、論理和回路５
２〜５ｎ−１の出力データをマスク・パターン発生回路
５の出力データＤｉ〜Ｄｎ−１とし、論理和回路５２〜
５ｎ−１の出力データを反転させた反転回路５ｎ＋１〜
５２ｎ−１の出力データをマスク・パターン発生回路５
の出力データＤｎ＋１ 〜Ｄ２ｎ−１とし、１にプル・
アップされた信号をマスク・パターン発生回路５の出力
データＤｎとし、Ｏにプル・ダウンされた信号をマスク
・パターン発生回路５の出力データＤ２ｎとすることに
より、第５図に示すマスク・パターン発生回路３の出力
データＤ１〜Ｄｎ，Ｉ）ｎ＋ｌ〜Ｄ２ｎ及び第６図に示
すマスク・パターン発生回路３の出力データＤｎ＋１〜
Ｄ２ｎ，Ｄｉ〜Ｄｎを得る．ここで既にフレーム・バッ
ファ１３とフレーム・バッファ１４に描画（書き込み〉
してある画像に対し重ね描画を行う場合は、これから描
画しようとするアドレスに既に書き込まれているデータ
に対し、一度読み出しを行い書き込みデータと論理和を
取った後、フレ一ム・バッファ１３とフレーム・バッフ
ァ１４へ書き込むリード・モディファイ・ライトが必要
となる．このリード・モディファイ・ライト時には、読
み出しデータをラッチ・フリップ・フロップ１１で保持
し、リード・モディファイ・ライトが必要ない時、つま
り重ね描画を行わず、書き込みのみでよい場合にはラッ
チ・フリップ・フロップが１１の出力を０に保つ． また、フレーム・バッファ１４はマイクロ・プロセッサ
１からのアドレス・ラインの最下位ビットを除くアドレ
ス・ラインによりアクセスされ、フレーム・バッファ１
３はマイクロ・プロセッサ１からのアドレス値に加算器
１２により１を加算されたアドレス値を生成するアドレ
ス・ラインの最下位ビットを除くアドレス・ラインによ
りアクセスされる． 第７図（ａ）にマイクロ・プロセッサ１のアドレス値と
フレーム・バッファ１３とフレーム・バッファ１４のア
ドレスの関係を、第７図（ｂ）にマイクロ・プロセッサ
１から見たフレーム・バッファ１３とフレーム・バッフ
ァ１４のアドレスを、第７図（Ｃ）に実際のフレーム・
バッファ１３のアドレスとフレーム・バッファ１４のア
ドレスの関係を示す．上記のフレーム・バッファ・アク
セス方法により、マイクロ・プロセッサ１からのＮ番地
のアクセスに対し、Ｎ番地とＮ＋１番地の同時アクセス
が可能となり、Ｎ番地が偶数番地か奇数番地かによって
、フレーム・バッファ１３とフレーム・バッファ１４の
アクセスは第８図の様になる．第８図（ａ）の偶数番地
アクセスの場合、書き込みサイクル時には、書き込みデ
ータの上位側１ワードをフレーム・バッファ１３へ、下
位側１ワードをフレーム・バッファ１４へ書き込み、読
み出しサイクル時には、フレーム・バッファ１３の内容
を読み出しデータの上位側１ワードに、フレーム・バッ
ファ１４の内容を下位側１ワードにすればよいが、第８
図（ｂ）の奇数番地アクセスの場合、書き込みサイクル
時には、書き込みデータの上位側１ワードをフレーム・
バッファ１４へ、下位側１ワードをフレーム・バッファ
１３へ書き込み、読み出しサイクル時には、フレーム・
バッファ１４の内容を読み出しデータの上位側１ワード
に、フレーム・バッファ１３の内容を下位側１ワードに
しなければならずＪマルチプレクサ６により書き込みデ
ータの上位側１ワードと下位側１ワードの選択を、マル
チプレクサ７により読み出しデータの上位側１ワードと
下位側１ワードの選択をそれぞれマイクロ・プロセッサ
１からのアドレスの最下位ビットによって偶数番地アク
セスか奇数番地アクセスか判断することにより行う． シフト回路４の出力データＢ１〜Ｂ２ｎは論理積回路８
においてマスク・パターン発生回路５の出力データＤ１
〜Ｄｎ，Ｄｎ＋１〜Ｄ２ｎと論理積が取られ、ラッチ・
フリップ・フロップ１１の出力データＥ１〜Ｅ２ｎは論
理積回路９においてマスク・パターン発生回路５の出力
データＤｎ＋１〜Ｄ２ｎ，Ｄ１〜Ｄｎと論理積カ取ラレ
る．そして、論理積回路８の出力データと論理積回路９
の出力データは論理和回路１０において論埋和がとられ
、論理和回路１０の出力データＦ】〜Ｆ２ｎは第９図の
様になり、マルチ・ブレクザ０６により上位側ワードと
下位側ワードの選択が行なわれ、フレーム・バッファ１
３とフレーム・バッファ１４へ描画（書き込み）される
。
以上説明したように本発明は、ビット・アドレッシング
により、画像データをフレーム・バッファへ描画（書き
込み）する際に、ビット・アドレス値を記憶するレジス
タと、ビット・アドレス値により画像データのシフトを
行うシフト回路と、書き込みデータにおいて画像データ
のみを有効とするマスク・パターン発生回路と、２ワー
ドの書き込みデータに対し、描画アドレス値の最下位ビ
ットにより、上位側１ワードと下位側１ワードの選択を
行うマルチプレクサと、描画アドレス値に１を加算する
加算器とを有し、描画アドレスの最下位ビットを除くア
ドレス・ラインと加算器により１が加算されたアドレス
の最下位ビットを除くアドレス・ラインとによってアク
セスされる２分割されたフレーム・バッファ構成をとり
、２ワード同時に読み出し及び書き込みを行うことによ
り、１ワード分の画像データに対し、１回のフレーム・
バッファのアクセス時間において描画（書き込−み）で
きるという効果がある．
により、画像データをフレーム・バッファへ描画（書き
込み）する際に、ビット・アドレス値を記憶するレジス
タと、ビット・アドレス値により画像データのシフトを
行うシフト回路と、書き込みデータにおいて画像データ
のみを有効とするマスク・パターン発生回路と、２ワー
ドの書き込みデータに対し、描画アドレス値の最下位ビ
ットにより、上位側１ワードと下位側１ワードの選択を
行うマルチプレクサと、描画アドレス値に１を加算する
加算器とを有し、描画アドレスの最下位ビットを除くア
ドレス・ラインと加算器により１が加算されたアドレス
の最下位ビットを除くアドレス・ラインとによってアク
セスされる２分割されたフレーム・バッファ構成をとり
、２ワード同時に読み出し及び書き込みを行うことによ
り、１ワード分の画像データに対し、１回のフレーム・
バッファのアクセス時間において描画（書き込−み）で
きるという効果がある．
第１図は本発明の一実施例の概略ブロック図、第２図は
第１図のシフト回路のブロック図、第３図は第１図のマ
スク・パターン発生回路のブロック図、第４図はビット
・アドレス値によってシフト回路の出力データを表した
図、第５図は第１図の論理和回路へ入力するマスク・パ
ターン発生回路の出力データを表した図、第６図は第１
図の論理和回路へ入力するマスク・パターン発生回路の
出力データを表した図、第７図は第１図のマイクロ・プ
ロセッサのアドレス値とフレーム・バッファ及びフレー
ム・バッファ１４のアドレスの関係図、第８図はマイク
ロ・プロセッサによる２つのフレーム・バッファのアク
セスを表した図、第９図は第１図の論理和回路の出力デ
ータを表した図、第１０図は従来の技術による画像デー
タの描画方法を示した図である．
第１図のシフト回路のブロック図、第３図は第１図のマ
スク・パターン発生回路のブロック図、第４図はビット
・アドレス値によってシフト回路の出力データを表した
図、第５図は第１図の論理和回路へ入力するマスク・パ
ターン発生回路の出力データを表した図、第６図は第１
図の論理和回路へ入力するマスク・パターン発生回路の
出力データを表した図、第７図は第１図のマイクロ・プ
ロセッサのアドレス値とフレーム・バッファ及びフレー
ム・バッファ１４のアドレスの関係図、第８図はマイク
ロ・プロセッサによる２つのフレーム・バッファのアク
セスを表した図、第９図は第１図の論理和回路の出力デ
ータを表した図、第１０図は従来の技術による画像デー
タの描画方法を示した図である．
Claims (1)
- １画素が２値化表現された画像を構成する画像データ
を１画素に１ビットを対応させた記憶領域に描画する画
像描画制御装置において、前記画像データを前記記憶領
域の任意のビット位置から描画するための画像データの
シフト回路と、該シフト回路におけるシフト数を記憶す
るレジスタと、該シフト回路の出力データにおいて画像
データ以外のビットを無効にするためのマスク・パター
ン発生回路と、該記憶領域に与えるアドレスの最下位ビ
ットにより該記憶領域への書き込み及び読み出しデータ
の上位側ワードと下位側ワードとの選択を行うマルチプ
レクサと、該記憶領域のアドレス値に１を加算するため
の加算器と、該加算器により生成されたアドレス・ライ
ンとを有することを特徴とする画像描画制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161475A JPH0325684A (ja) | 1989-06-23 | 1989-06-23 | 画像描画制御装置 |
| US07/542,567 US5276800A (en) | 1989-06-23 | 1990-06-25 | Image writing control unit having memory area for image |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161475A JPH0325684A (ja) | 1989-06-23 | 1989-06-23 | 画像描画制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325684A true JPH0325684A (ja) | 1991-02-04 |
Family
ID=15735798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161475A Pending JPH0325684A (ja) | 1989-06-23 | 1989-06-23 | 画像描画制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5276800A (ja) |
| JP (1) | JPH0325684A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617252B2 (ja) * | 1991-07-11 | 1997-06-04 | 三田工業株式会社 | プリンタ |
| US5655135A (en) * | 1994-09-16 | 1997-08-05 | Philips Electronics North America Corporation | System for write protecting a bit that is hardware modified during a read-modify-write cycle |
| JP3744018B2 (ja) * | 1995-02-09 | 2006-02-08 | ヤマハ株式会社 | ブロック画像シフト装置及び画像復号器 |
| KR0183173B1 (ko) * | 1995-12-13 | 1999-05-15 | 윤종용 | 버퍼 메모리 제어 장치 |
| US7830726B2 (en) * | 2008-09-30 | 2010-11-09 | Seagate Technology Llc | Data storage using read-mask-write operation |
| US9178842B2 (en) | 2008-11-05 | 2015-11-03 | Commvault Systems, Inc. | Systems and methods for monitoring messaging applications for compliance with a policy |
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|---|---|---|---|---|
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256089A (ja) * | 1986-04-30 | 1987-11-07 | Toshiba Corp | 画像処理装置 |
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|---|---|---|---|---|
| JPS6419387A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Bit map processor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5276800A (en) | 1994-01-04 |
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