JPH06301772A

JPH06301772A - 画像処理用ｌｓｉ

Info

Publication number: JPH06301772A
Application number: JP6056947A
Authority: JP
Inventors: Koichi Kimura; 光一木村; Toshihiko Ogura; 敏彦小倉; Hiroaki Aotsu; 広明青津; Hiromichi Enomoto; 博道榎本; Tadashi Kyoda; 正京田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-28
Filing date: 1994-03-28
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】本発明の目的は、動的な処理ステップを少なく
した画像処理を実現できるようにした画像処理用ＬＳＩ
を提供することにある。【構成】本発明は、表示画面に表示するための１ピクセ
ル複数ビットからなる画像データを格納する記憶部と、
該記憶部に格納された画像データをピクセル単位で所定
の論理演算を行う論理機能部ＦＣとを有し、該論理機能
部ＦＣにおいて演算された画像データを出力するように
構成したことを特徴とする画像処理用ＬＳＩである。【効果】本発明によれば、画像処理用ＬＳＩにより１ピ
クセル複数ビットからなる画像データをピクセル単位で
所定の論理演算を行うようにして動的な処理ステップを
少なくした画像処理を実現して表示画面に表示でき、更
に記憶部、論理機能部及び表示画面の全てがピクセル単
位となるため、回路設計及び構成がシンプルになる効果
を奏する。

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】本発明は、画像処理用ＬＳＩに係
り、特に複数ビットからなる画像データの処理に好適な
画像処理用ＬＳＩに関するものである。【０００２】【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術を説明する。図１において、Ｍ１は例えば
ＣＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応す
る画像エリア、Ｍ２は合成する画像データが格納してあ
る格納エリア、ＦＣは画像エリアＭ１のデータと格納エ
リアＭ２のデータとを合成するためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。【０００３】図１で示した画像処理の例では、単なる画
像エリアＭ１と格納エリアＭ２のデータの合成のため、
図２で示した処理ステップＳ３は論理和を実行する。【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。この
ため画像エリアＭ１は、複数のメモリデバイスで構成さ
れることになる。従って図２で示した一連の画像処理
は、データをＢyte単位で処理した場合でも、その繰返
し回数は１０⁶のオーダとなる。【０００５】このため、従来では、下記のような課題を
生じている。即ち、（１）図２に示した様に画像処理では、その殆んどがバ
スを使用するバスサイクル（Ｓ１，Ｓ２，Ｓ４）で占め
られている。従って、バスの占有率が高くなり、パス負
荷が増大する。【０００６】（２）また、低速バスであったり、バスの
占有制御等のオーバヘッドにより、実際の処理（表示）
時間が大きくなる。【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、前述した様に扱うデータ量
が極めて大きく、実質的な処理時間となる動的な処理ス
テップが非常に大きくなり、膨大な処理時間が必要とな
る。【０００８】従って、より少ない処理ステップでの画像
処理の実現が望まれる。なお、この種の処理を行う記憶
回路として関連するものには、例えば、特開昭５９−６
０６５８号公報が挙げられる。【０００９】【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、動的な処理ステップを少
なくした画像処理を実現できるようにした画像処理用Ｌ
ＳＩを提供することにある。【００１０】【課題を解決するための手段】本発明は、上記目的を達
成するために、表示画面に表示するための１ピクセル複
数ビットからなる画像データを格納する記憶部と、該記
憶部に格納された画像データをピクセル単位で所定の論
理演算を行う論理機能部とを有し、該論理機能部におい
て演算された画像データを出力するように構成したこと
を特徴とする画像処理用ＬＳＩである。【００１１】【作用】前記構成によれば、画像処理用ＬＳＩにより１
ピクセル複数ビットからなる画像データをピクセル単位
で所定の論理演算を行うようにして動的な処理ステップ
を少なくした画像処理を実現して表示画面に表示でき、
更に記憶部、論理機能部及び表示画面の全てがピクセル
単位となるため、回路設計及び構成がシンプルになる。【００１２】【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。【００１３】先ず、本発明に係る記憶回路について説明
する。記憶回路は、前述した画像の合成処理（データの
書換え処理）の高速化を図るために、記憶素子に既に記
憶されているデータを修正し、同一アドレスの記憶素子
へその修正データを再び書込む処理機能と、外部データ
の記憶素子への書込み処理機能とを有するものである。【００１４】即ち、上記の２つの機能を持つ記憶回路
を、次の点に着目して実現しており、図３を用いて説明
する。図３は、外部からＤ−ＲＡＭ（Ｄynamic-Ｒamdom
Ａccess Ｍemory）へのデータ書込み処理を示したもの
であり、この時、Ｄ−ＲＡＭはリードライトサイクルと
した。図３において、ＡＤＲは外部からのアドレス、Ｗ
Ｒは外部からのライトリクエストで、これら２つの信号
（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサから与え
られるものとする。また、ＲＡＳは行アドロスストロー
プ、ＣＡＳは列アドレスストローブ、Ａは列及び行アド
レスが時分割に発生されるアドレス信号、ＷＥはライト
イネーブル、Ｄoはリードデータ、Ｚは外部（マイクロ
プロセッサ）からのデータで、これらの信号はＺを除い
て例えばＤＲＡＭコントローラ等から生成されるコント
ロール信号である。すなわち、（Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。【００１５】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤoと
外部データＺが同時に存在する区間（II）が表われる。【００１６】（III）この区間（II）を修正区間とし、（IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。【００１７】図３は、上述した様にＤ−ＲＡＭのタイム
チャートである。図４は、本発明の一実施例を示すブロ
ック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。【００１８】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、Ｄoは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、図４では、制御回路１を
介した記憶素子２へのライトデータＺに書換えている。【００１９】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤoを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤoをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤoを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤo
の非反転、反転の指定（修正）は外部データで行なう。【００２０】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。【００２１】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。【００２２】【数１】【００２３】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。【００２４】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。【００２５】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのパスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記（数１）式で表わせる制御回路１の動作（ライトデ
ータＺの値）を表わしている。例えば、図１に示した様
な画像処理（ＯＲ演算：Ｃase１）では、入力選択信号
Ｓ０，Ｓ１＝（１１），Ｓ２，３＝（１０）とすること
でデータＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が
選択される。これらデータＸ，Ｙの値を前記制御回路１
の動作を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄ
o のＯＲ演算が実行できることがわかる。従って、本発
明によれば図１に示した複数のメモリデバイスで構成さ
れた画像エリアＭ１，Ｍ２内のデータに対する画像処理
は図１０に示した様に、最初の１ステップで入力選択信
号Ｓ０，１，２，３を指定（Ｆunetionの指定）して動
作モードを事前設定し、その後は合成したい画像データ
を格納エリアＭ２からＲｅａｄし、画像エリアＭ１への
単なるＷｒｉｔｅ動作だけで図１に示した画像処理が実
行できる。従って入力選択信号Ｓ０，１，２，３は複数
のメモリデバイスの全てに共通に接続されていることは
明らかである。【００２６】また、本発明は図８に示した様に多種の論
理機能が実行可能である。従って、図１１に示した様に
例えば任意に移動するマウスカーソルの描画等も容易に
可能になる。図１１に示した様にマウスカーソル（Ｍ
２）は、画像エリアＭ１内の画像と重なった場合でも、
そのカーソルを表示しなければならないため、Ｆunctio
nとしてはＥＯＲ機能が必要になる。すなわち、このカ
ーソル表示では、入力選択信号Ｓ０，１＝（０１），Ｓ
２，３＝（１０）として前述した画像の合成（図１）の
場合と同様に図１０の如く処理を行なうことができる。
従って、外部から入力される入力選択信号Ｓ０，１，
２，３の値を変えることにより、図８に示した様な多種
の論理機能が容易に実行でき、更に単なるＷｒｉｔｅ動
作のみで記憶素子２とのリード、モディファイ、ライト
が実行できる。【００２７】この様に図９の如き構成とすることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。【００２８】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。【００２９】一方、画像処理には、通常図１２，図１３
で示す様な図形等が重なる場合の処理が必要となる。す
なわち、図１２の如く格納エリアＭ２上の図形が画像エ
リアＭ１上の図形に勝って表示される場合、また図１３
の如く画像エリアＭ１上の図形が格納エリアＭ２上の図
形に勝って表示される場合がある。【００３０】これら図１２，図１３で示された処理は、
前述した論理機能（図９で示したＦＣ部）のみでは、１
メモリアクセスサイクル中に行うことは困難である。【００３１】しかし、本発明の記憶回路を適用すれば、
簡単な論理回路とセレクタ回路の追加で容易に対処する
ことができる。この一実施例を図１４，図１５，図１６
を用いて説明する。なお、図１４におけるＦＣは図９で
示した様に、前述した論理機能をハードウェア化した部
分を示す。また、本実施例では例えばセレクタＳＥＬ０
及びセレクタＳＥＬ１の入力選択信号Ｓ₀，Ｓ₁，Ｓ₂，
Ｓ₃の値を、（０，０，０，１）に設定し、Ｐａｓｓモ
ードで論理機能部ＦＣは動作する。【００３２】図１４において、４は優先制御部、ＳＥＬ
２は２入力のセレクタ、Ｐは優先指定信号、Ｓ４はセレ
クタＳＥＬ２の入力選択信号、Ｄｉ´は格納エリアＭ２
からの画像データ、Ｍ１は画像エリア、Ｄｉはセレクタ
ＳＥＬ２からの選択信号、Ｄｏは画像エリアＭ１からの
画像データ（図９で示した記憶素子２からのリードデー
タと同一）、Ｚは図４で示した制御回路１の出力信号と
同一の信号を表わしている。説明を簡単にするため、図
１４で示した様に図形領域を論理“１”，下地領域を論
理“０”とする。ここで、優先制御部４及びセレクタＳ
ＥＬ２は、図１５に示した真理値表に従って動作する。【００３３】すなわち、図１２で示した様に格納エリア
Ｍ２の図形を画像エリアＭ１の図形の上に表示したい場
合には、優先指定信号Ｐ＝“０”と指定することで、図
１６で示した様に、画像データＤｉ´及びＤｏが共に図
形領域（“１”）のデータの時は、格納エリアＭ２のデ
ータＤｉが優先的にセレクタＳＥＬ２で選択される。ま
た、優先指定信号Ｐ＝“１”と指定すると、同様に図１
５の真理値表に従い、図１３の如く画像処理を行う。【００３４】すなわち、図形領域（“１”）が重なった
場合には、優先指定信号Ｐによって、画像エリアＭ１の
図形領域、或いは格納エリアＭ２の図形領域の何れかを
選択し、また図形領域が存在しないエリアは、画像エリ
アＭ１のデータを下地として選択する。【００３５】図１６に、図１４で示した優先制御部４の
具体的な回路図を示す。図１６において、４０は３入力
ＮＡＮＤ回路、４１は２入力のＮＡＮＤ回路である。【００３６】この優先判定の原理を、１ピクセル複数ビ
ットの情報を持つカラーデータに適用するには、その回
路は図１７の如くする必要がある。【００３７】図１７において、５は画像エリアＭ１の図
形領域（ＣＯＬ３）を判定する比較判定部、６は格納エ
リアＭ１の図形領域（ＣＯＬ１）を判定する比較判定部
である。【００３８】ここで、図１７は、優先判定部４、論理機
能ＦＣ、セレクタＳＥＬ２が同一メモリチップ内にある
場合で、４面（１ピクセル４ビット）構成の場合を示し
ている。【００３９】図１７から判る様に本発明を用いればカラ
ーデータの場合でも、あ例えば外部に比較判定部５，６
を付加することにより容易に画像の重なりが処理でき
る。【００４０】また、シフトレジスタを内蔵し、シリアル
出力を持つ構成のメモリに、本実施例を適用しても良い
ことも明らかである。【００４１】以上説明した如く、本実施例によれば、次
の効果が得られる。【００４２】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における課題を解決することができる。【００４３】（２）また、本発明を用いれば、１回のラ
イトサイクルで、リード、モディファイ、ライトの３つ
の処理を実行できるため、処理の高速化を実現すること
ができる。【００４４】（３）さらに、画像が重なった場合の優先
処理は、図１５、図１６、図１７で示した様に、簡単な
数個の論理ゲートで対処できる。【００４５】（４）また、カラーデータに対しても、外
部に図形領域（２ビット以上のコードデータ）の比較判
定部を付加することで容易に実現できる。【００４６】（５）なお、記憶素子群と比べて、本発明
を実現するために必要となる回路構成の規模は、その占
める比率が極めて小さいため、同一チップ内でのＬＳＩ
化に非常に有利である。【００４７】【発明の効果】本発明によれば、画像処理用ＬＳＩによ
り１ピクセル複数ビットからなる画像データをピクセル
単位で所定の論理演算を行うようにして動的な処理ステ
ップを少なくした画像処理を実現して表示画面に表示で
き、更に記憶部、論理機能部及び表示画面の全てがピク
セル単位となるため、回路設計及び構成がシンプルにな
る効果を奏する。

【図面の簡単な説明】【図１】図形合成を説明するための図である。【図２】図１の図形合成を従来技術で実施する場合の処
理を示すフローチャート図である。【図３】メモリの一般動作を示すタイミングチャート図
である。【図４】論理機能付メモリの構成を説明するための図で
ある。【図５】図４で示したメモリの動作モードを説明するた
めの図である。【図６】論理機能を実現するための回路図である。【図７】詳細真理値を説明するための図である。【図８】詳細真理値を説明するための図である。【図９】論理機能付メモリの構成を示すブロック図であ
る。【図１０】図９で示したメモリを用いた場合の図形合成
処理を示すフローチャート図である。【図１１】ＥＯＲ論理機能を用いた場合の図形合成を説
明するための図である。【図１２】本発明に係る図形合成を説明するための図で
ある。【図１３】本発明に係る図形合成を説明するための図で
ある。【図１４】本発明に係る一実施例を説明するための図で
ある。【図１５】本発明に係る詳細な動作論理を説明するため
の図である。【図１６】本発明に係る一実施例を示す回路図である。【図１７】本発明に係るカラーデータを用いる場合の一
実施例を説明するための図である。【符号の説明】１…制御回路、２…記憶素子４…優先
制御部ＳＥＬ…セレクタＦＣ…論理機能部

───────────────────────────────────────────────────── フロントページの続き (72)発明者青津広明神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者榎本博道神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者京田正神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内

Claims

【特許請求の範囲】１．表示画面に表示するための１ピクセル複数ビットか
らなる画像データを格納する記憶部と、該記憶部に格納
された画像データをピクセル単位で所定の論理演算を行
う論理機能部とを有し、該論理機能部において演算され
た画像データを出力するように構成したことを特徴とす
る画像処理用ＬＳＩ。