JPH09251419A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH09251419A JPH09251419A JP8210827A JP21082796A JPH09251419A JP H09251419 A JPH09251419 A JP H09251419A JP 8210827 A JP8210827 A JP 8210827A JP 21082796 A JP21082796 A JP 21082796A JP H09251419 A JPH09251419 A JP H09251419A
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Abstract
(57)【要約】 （修正有）
【目的】 複数の記憶装置の共通モードのライト動作を
指示するモード設定の処理ステップを小さくする。 【構成】 複数の記憶回路に指示信号(S0〜S3)が共通に
入力され、記憶回路の各々は、記憶素子2と、外部から
のデータDiを入力するデータ入力部と、複数の異なった
モードでライト動作を実行する制御手段(1,SEL0,SEL1,I
NV)と、モードを選択する指示信号(S0〜S3)を入力する
指示信号入力部とを具備して成り、指示信号(S0〜S3)
は、制御手段のライト動作に先立った任意の時点で、か
つ電源投入およびリフレッシュ動作とは無関係な任意の
時点で入力され、制御手段は任意の時点でモードを選択
してライト動作を実行し、次に指示信号入力部から他の
異なるモードを選択する指示信号が入力されるまで、選
択されたモードでライト動作を実行する。
指示するモード設定の処理ステップを小さくする。 【構成】 複数の記憶回路に指示信号(S0〜S3)が共通に
入力され、記憶回路の各々は、記憶素子2と、外部から
のデータDiを入力するデータ入力部と、複数の異なった
モードでライト動作を実行する制御手段(1,SEL0,SEL1,I
NV)と、モードを選択する指示信号(S0〜S3)を入力する
指示信号入力部とを具備して成り、指示信号(S0〜S3)
は、制御手段のライト動作に先立った任意の時点で、か
つ電源投入およびリフレッシュ動作とは無関係な任意の
時点で入力され、制御手段は任意の時点でモードを選択
してライト動作を実行し、次に指示信号入力部から他の
異なるモードを選択する指示信号が入力されるまで、選
択されたモードでライト動作を実行する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する利用分野】本発明は、ＲＡＭ（Random A
ccess Memory）に係り、特に画像処理に好適な記憶回路
に関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術を説明する。図１において、Ｍ１は例えば
ＣＲＴ（Cathode Ray Tube）画面と１対１に対応する画
像エリア、Ｍ２は合成する画像データが格納してある格
納エリア、ＦＣは画像エリアＭ１のデータと格納エリア
Ｍ２のデータとを合成するためのModify部である。ま
た、図２において、Ｓ１は画像エリアＭ１からデータを
Readする処理ステップ、Ｓ２は格納エリアＭ２からデー
タをReadする処理ステップ、Ｓ３はReadした画像エリア
Ｍ１と格納エリアＭ２のデータを合成するための処理ス
テップ、Ｓ４はステップＳ３で得られた合成データを画
像エリアＭ１へWriteする処理ステップである。 【０００３】図１で示した画像処理の例では、単なる画
像エリアＭ１と格納エリアＭ２のデータの合成のため、
図２で示した処理ステップＳ３は論理和を実行する。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の画像処理は、データをByte単位で処
理した場合でも、その繰返し回数は１０の６乗のオーダ
となる。 【０００５】 【発明が解決しようとする課題】このため、従来では、
下記のような課題を生じている。即ち、 （１）図２に示した様に画像処理では、その殆んどがバ
スを使用するステップＳ１，Ｓ２，Ｓ４で占められ、バ
スの占有率が高くなり、バス負荷が増大する。 【０００６】（２）また、低速バスであったり、バスの
占有制御等のオーバヘッドにより、実際の処理（表示）
時間が大きくなる。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、前述した様に扱うデータ量
が極めて大きく、実質的な処理時間となる動的な処理ス
テップが非常に大きくなり、膨大な処理時間が必要とな
る。 【０００８】従って、より少ない処理ステップでの画像
処理の実現が望まれる。なお、この種の処理を行う記憶
回路として関連するものには、例えば、特開昭５９−６
０６５８号公報が挙げられる。 【０００９】本発明の目的は、上記従来技術の課題を解
決すべく、動的な処理ステップを少なくした画像処理を
実現するための記憶回路を提供することにある。 【００１０】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、例えば前述した画像の合成処理（データ
の書換え処理）の高速化を図るために、記憶素子に既に
記憶されているデータを修正し、同一アドレスの記憶素
子へその修正データを再び書込む処理機能と、外部デー
タの記憶素子への書込み処理機能とを有することを特徴
とする。 【００１１】 【作用】本発明では、上記の２つの機能を持つ記憶回路
を、次の点に着目して実現しており、図３を用いて説明
する。図３は、外部からＤ−ＲＡＭ（Dynamic-Random A
ccess Memory）へのデータ書込み処理を示したものであ
り、この時、Ｄ−ＲＡＭはリードライトサイクルとし
た。図３において、ＡＤＲは外部からのアドレス、ＷＲ
は外部からのライトリクエストで、これら２つの信号
（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサから与え
られる。また、ＲＡＳは行アドロスストロープ、ＣＡＳ
は列アドレスストローブ、Ａは列及び行アドレスが時分
割に発生されるアドレス信号、ＷＥはライトイネーブ
ル、Ｄoはリードデータ、Ｚは外部（マイクロプロセッ
サ）からのデータで、これらの信号はＺを除いて例えば
ＤＲＡＭコントローラ等から生成されるコントロール信
号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 【００１２】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤoと
外部データＺが同時に存在する区間（II）が表われる。 【００１３】（III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行う
ことが可能となる。 【００１４】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。図３は、上述した様にＤ−ＲＡＭのタイミ
ングチャートである。図４は、本発明の一実施例を示す
ブロック図、図５は図４に示した実施例の動作原理の説
明図、図６は図５に示した動作原理を実現した回路例、
図７は図６の動作の詳細説明図である。 【００１５】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、Ｄoは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同様の信号である。なお、
図３で示した外部データＺを、図４では、制御回路１を
介した記憶素子２へのライトデータＺに書換えている。 【００１６】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤoを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤoをラ
イトデータＺとするモードである。同図に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤoを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）の
２つのモードを制御することができる。この２つのモー
ドの制御は、（Ｉ）モードＩ，モードIIの指定を外部デ
ータＸで行ない、（II）モードIIにおけるリードデータ
Ｄoの非反転、反転の指定（修正）は外部データで行な
う。 【００１７】上記した動作を実現した具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示した様に、本発明は２つの論理の組
合せによって実現できる。 【００１８】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。 【００１９】一方、図６に示した回路は次の論理式（数
１）で表わされる。 【００２０】 【数１】 【００２１】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサからのバスデータＤ
i、その反転データＤi(-)（図では記号Ｄiの上部に反転
を意味する−を付して表示）を割当て、整理すると、図
８に示す如き二項論理演算結果が得られる。これを実際
の回路にして図４と組合わせたものを図９に示す。図９
において、ＳＥＬ０，１は４人力のセレクタ、Ｓ０，Ｓ
１はセレクタＳＥＬ０の入力選択信号、Ｓ２，Ｓ３はセ
レクタＳＥＬ１の入力選択信号、ＩＮＶは反転素子であ
る。 【００２２】以下、前述の図１、図８、図９、図１０を
用いて、具体的に動作を説明する。 【００２３】図８に示した様に、入力選択信号Ｓ０，Ｓ
１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、信号“０”、信号“１”、バスデータＤi、その反
転データＤi(-)とし、図９に示した様に入力選択信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３により、各セレクタＳＥＬ０，１
はそれぞれ上記４つの信号のうちの１つが選択される。
図８には、入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレ
クタＳＥＬ０，１の出力であるデータＸ，Ｙとの関係を
示し、更に前記（数１）式で表わせる制御回路１の動作
（ライトデータＺの値）を表わしている。例えば、図１
に示した様な画像処理（ＯＲ演算：Case１）では、入力
選択信号Ｓ０，Ｓ１＝（１１）、Ｓ２，３＝（１０）と
することでデータＸ，ＹはそれぞれＸ＝Ｄi(-)，Ｙ＝Ｄ
iが選択される。これらデータＸ，Ｙの値を前記制御回
路１の動作を表わす（数１）式に代入すると、Ｚ＝Ｄi
＋ＤoのＯＲ演算が実行できることがわかる。従って、
本発明によれば図１の画像処理は図１０に示した様に、
最初の１ステップで入力選択信号Ｓ０，１，２，３を指
定（Functionの指定）して、その後は合成したい画像デ
ータを格納エリアＭ２からReadし、画像エリアＭ１への
単なるWrite動作だけで図１に示した画像処理が実行で
きる。 【００２４】また、本発明は図８に示した様に多種の論
理機能が実行可能である。従って、図１１に示した様な
例えば任意に移動するマウスカーソルの描画等も容易に
可能になる。図１１に示した様にマウスカーソル（Ｍ
２）は、画像エリアＭ１内の画像と重なった場合でも、
そのカーソルを表示しなければならないため、Function
としてはＥＯＲ機能が必要になる。すなわち、このカー
ソル表示では、入力選択信号Ｓ０，１＝（０１），Ｓ
２，３＝（１０）として前述した画像の合成（図１）の
場合と同様に図１０の如く処理を行なうことができる。
従って、入力選択信号Ｓ０，１，２，３の値を変えるこ
とにより、図８に示した様な多種の論理機能が容易に実
行でき、更に単なるWrite動作のみで記憶素子２とのリ
ード・モディファイ・ライトが実行できる。 【００２５】この様に図９の如き構成とすることで、マ
イクロプロセッサからのデータＤiと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２６】以上述べたように本発明を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。 【００２７】なお、上述した本発明の実施例は、図９に
示した様に３つの機能、すなわち記憶素子２で構成され
る記憶部、制御回路１で構成される制御部、及びセレク
タＳＥＬ０，１で構成されるセレクタ部に分けられる。
しかし、上記制御部とセレクタ部の組合せにより実現し
ている機能は、図８に示した二項論理演算機能であり、
この機能は、他の手段でも容易に達成できる。 【００２８】一方、画像処理には、通常図１２，図１３
で示す様な図形等が重なる場合の処理が必要となる。す
なわち、図１２の如く格納エリアＭ２上の図形が画像エ
リアＭ１上の図形に勝って表示される場合、また図１３
の如く画像エリアＭ１上の図形が格納エリアＭ２上の図
形に勝って表示される場合がある。 【００２９】これら図１２，図１３で示された処理は、
前述した論理機能（図９で示したＦＣ部）のみでは、１
メモリアクセスサイクル中に行うことは困難である。 【００３０】しかし、本発明の記憶回路を適用すれば、
簡単な論理回路とセレクタ回路の追加で容易に対処する
ことができる。この一実施例を図１４，図１５，図１６
を用いて説明する。なお、図１４におけるＦＣは図９で
示した様に、前述した論理機能をハードウェア化した部
分を示す。また、本実施例では例えばセレクタＳＥＬ０
及びセレクタＳＥＬ１の入力選択信号Ｓ0，Ｓ1，Ｓ2，
Ｓ3の値を、（０，０，０，１）に設定し、Passモード
で論理機能部ＦＣは動作する。 【００３１】図１４において、４は優先制御部、ＳＥＬ
２は２入力のセレクタ、Ｐは優先指定信号、Ｓ４はセレ
クタＳＥＬ２の入力選択信号、Ｄi'は格納エリアＭ２か
らの画像データ、Ｍ１は画像エリア、ＤiはセレクタＳ
ＥＬ２からの選択信号、Ｄｏは画像エリアＭ１からの画
像データ（図９で示した記憶素子２からのリードデータ
と同一）、Ｚは図４で示した制御回路１の出力信号と同
一の信号を表わしている。説明を簡単にするため、図１
４で示した様に図形領域を論理“１”，下地領域を論理
“０”とする。ここで、優先制御部４及びセレクタＳＥ
Ｌ２は、図１５に示した真理値表に従って動作する。 【００３２】すなわち、図１２で示した様に格納エリア
Ｍ２の図形を画像エリアＭ１の図形の上に表示したい場
合には、優先指定信号Ｐ＝“０”と指定することで、図
１６で示した様に、画像データＤi'及びＤｏが共に図形
領域（“１”）のデータの時は、格納エリアＭ２のデー
タＤi'が優先的にセレクタＳＥＬ２で選択される。ま
た、優先指定信号Ｐ＝“１”と指定すると、同様に図１
５の真理値表に従い、図１３の如く画像処理を行う。 【００３３】すなわち、図形領域（“１”）が重なった
場合には、優先指定信号Ｐによって、画像エリアＭ１の
図形領域、或いは格納エリアＭ２の図形領域の何れかを
選択し、また図形領域が存在しないエリアは、画像エリ
アＭ１のデータを下地として選択する。 【００３４】図１６に、図１４で示した優先制御部４の
具体的な回路図を示す。図１６において、４０は３入力
ＮＡＮＤ回路、４１は２入力のＮＡＮＤ回路である。 【００３５】この優先判定の原理を、１ピクセル複数ビ
ットの情報を持つカラーデータに適用するには、その回
路は図１７の如くする必要がある。 【００３６】図１７において、５は画像エリアＭ１の図
形領域（ＣＯＬ３）を判定する比較判定部、６は格納エ
リアＭ１の図形領域（ＣＯＬ１）を判定する比較判定部
である。 【００３７】ここで、図１７は、優先判定部４、論理機
能ＦＣ、セレクタＳＥＬ２が同一メモリチップ内にある
場合で、４面（１ピクセル４ビット）構成の場合を示し
ている。 【００３８】図１７から判る様に本発明を用いればカラ
ーデータの場合でも、例えば外部に比較判定部５，６を
付加することにより容易に画像の重なりが処理できる。 【００３９】また、シフトレジスタを内蔵し、シリアル
出力を持つ構成のメモリに、本実施例を適用しても良い
ことも明らかである。 【００４０】本実施例によれば、次の効果がある。 【００４１】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを短縮できるため、
前述した従来における課題を解決することができる。 【００４２】（２）また、本発明を用いれば、１回のラ
イトサイクルで、リード・モディファイ・ライトの３つ
の処理を実行できるため、処理の高速化を実現すること
ができる。 【００４３】（３）さらに、画像が重なった場合の優先
処理は、図１５、図１６、図１７で示した様に、簡単な
数個の論理ゲートで対処できる。 【００４４】（４）また、カラーデータに対しても、外
部に図形領域（２ビット以上のコードデータ）の比較判
定部を付加することで容易に実現できる。 【００４５】（５）なお、記憶素子群と比べて、本発明
を実現するために必要となる回路構成の規模は、その占
める比率が極めて小さいため、同一メモリチップ内での
ＬＳＩ化に非常に有利である。 【００４６】 【発明の効果】以上述べた様に、本発明によれば、メモ
リサイクルを短縮でき、また、１回のライトサイクル
で、リード、モディファイ、ライトの３つの処理が実行
できるため、処理の高速化を実現することができるとい
う効果が得られる。 【００４７】更に、画像が重なった場合の優先処理及び
カラーデータに対する処理が容易に実現できるという効
果が得られる。
ccess Memory）に係り、特に画像処理に好適な記憶回路
に関する。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術を説明する。図１において、Ｍ１は例えば
ＣＲＴ（Cathode Ray Tube）画面と１対１に対応する画
像エリア、Ｍ２は合成する画像データが格納してある格
納エリア、ＦＣは画像エリアＭ１のデータと格納エリア
Ｍ２のデータとを合成するためのModify部である。ま
た、図２において、Ｓ１は画像エリアＭ１からデータを
Readする処理ステップ、Ｓ２は格納エリアＭ２からデー
タをReadする処理ステップ、Ｓ３はReadした画像エリア
Ｍ１と格納エリアＭ２のデータを合成するための処理ス
テップ、Ｓ４はステップＳ３で得られた合成データを画
像エリアＭ１へWriteする処理ステップである。 【０００３】図１で示した画像処理の例では、単なる画
像エリアＭ１と格納エリアＭ２のデータの合成のため、
図２で示した処理ステップＳ３は論理和を実行する。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭByteと大容量となる。従って
図２で示した一連の画像処理は、データをByte単位で処
理した場合でも、その繰返し回数は１０の６乗のオーダ
となる。 【０００５】 【発明が解決しようとする課題】このため、従来では、
下記のような課題を生じている。即ち、 （１）図２に示した様に画像処理では、その殆んどがバ
スを使用するステップＳ１，Ｓ２，Ｓ４で占められ、バ
スの占有率が高くなり、バス負荷が増大する。 【０００６】（２）また、低速バスであったり、バスの
占有制御等のオーバヘッドにより、実際の処理（表示）
時間が大きくなる。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、前述した様に扱うデータ量
が極めて大きく、実質的な処理時間となる動的な処理ス
テップが非常に大きくなり、膨大な処理時間が必要とな
る。 【０００８】従って、より少ない処理ステップでの画像
処理の実現が望まれる。なお、この種の処理を行う記憶
回路として関連するものには、例えば、特開昭５９−６
０６５８号公報が挙げられる。 【０００９】本発明の目的は、上記従来技術の課題を解
決すべく、動的な処理ステップを少なくした画像処理を
実現するための記憶回路を提供することにある。 【００１０】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、例えば前述した画像の合成処理（データ
の書換え処理）の高速化を図るために、記憶素子に既に
記憶されているデータを修正し、同一アドレスの記憶素
子へその修正データを再び書込む処理機能と、外部デー
タの記憶素子への書込み処理機能とを有することを特徴
とする。 【００１１】 【作用】本発明では、上記の２つの機能を持つ記憶回路
を、次の点に着目して実現しており、図３を用いて説明
する。図３は、外部からＤ−ＲＡＭ（Dynamic-Random A
ccess Memory）へのデータ書込み処理を示したものであ
り、この時、Ｄ−ＲＡＭはリードライトサイクルとし
た。図３において、ＡＤＲは外部からのアドレス、ＷＲ
は外部からのライトリクエストで、これら２つの信号
（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサから与え
られる。また、ＲＡＳは行アドロスストロープ、ＣＡＳ
は列アドレスストローブ、Ａは列及び行アドレスが時分
割に発生されるアドレス信号、ＷＥはライトイネーブ
ル、Ｄoはリードデータ、Ｚは外部（マイクロプロセッ
サ）からのデータで、これらの信号はＺを除いて例えば
ＤＲＡＭコントローラ等から生成されるコントロール信
号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 【００１２】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤoと
外部データＺが同時に存在する区間（II）が表われる。 【００１３】（III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行う
ことが可能となる。 【００１４】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。図３は、上述した様にＤ−ＲＡＭのタイミ
ングチャートである。図４は、本発明の一実施例を示す
ブロック図、図５は図４に示した実施例の動作原理の説
明図、図６は図５に示した動作原理を実現した回路例、
図７は図６の動作の詳細説明図である。 【００１５】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、Ｄoは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同様の信号である。なお、
図３で示した外部データＺを、図４では、制御回路１を
介した記憶素子２へのライトデータＺに書換えている。 【００１６】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤoを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤoをラ
イトデータＺとするモードである。同図に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤoを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）の
２つのモードを制御することができる。この２つのモー
ドの制御は、（Ｉ）モードＩ，モードIIの指定を外部デ
ータＸで行ない、（II）モードIIにおけるリードデータ
Ｄoの非反転、反転の指定（修正）は外部データで行な
う。 【００１７】上記した動作を実現した具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示した様に、本発明は２つの論理の組
合せによって実現できる。 【００１８】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。 【００１９】一方、図６に示した回路は次の論理式（数
１）で表わされる。 【００２０】 【数１】 【００２１】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサからのバスデータＤ
i、その反転データＤi(-)（図では記号Ｄiの上部に反転
を意味する−を付して表示）を割当て、整理すると、図
８に示す如き二項論理演算結果が得られる。これを実際
の回路にして図４と組合わせたものを図９に示す。図９
において、ＳＥＬ０，１は４人力のセレクタ、Ｓ０，Ｓ
１はセレクタＳＥＬ０の入力選択信号、Ｓ２，Ｓ３はセ
レクタＳＥＬ１の入力選択信号、ＩＮＶは反転素子であ
る。 【００２２】以下、前述の図１、図８、図９、図１０を
用いて、具体的に動作を説明する。 【００２３】図８に示した様に、入力選択信号Ｓ０，Ｓ
１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、信号“０”、信号“１”、バスデータＤi、その反
転データＤi(-)とし、図９に示した様に入力選択信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３により、各セレクタＳＥＬ０，１
はそれぞれ上記４つの信号のうちの１つが選択される。
図８には、入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレ
クタＳＥＬ０，１の出力であるデータＸ，Ｙとの関係を
示し、更に前記（数１）式で表わせる制御回路１の動作
（ライトデータＺの値）を表わしている。例えば、図１
に示した様な画像処理（ＯＲ演算：Case１）では、入力
選択信号Ｓ０，Ｓ１＝（１１）、Ｓ２，３＝（１０）と
することでデータＸ，ＹはそれぞれＸ＝Ｄi(-)，Ｙ＝Ｄ
iが選択される。これらデータＸ，Ｙの値を前記制御回
路１の動作を表わす（数１）式に代入すると、Ｚ＝Ｄi
＋ＤoのＯＲ演算が実行できることがわかる。従って、
本発明によれば図１の画像処理は図１０に示した様に、
最初の１ステップで入力選択信号Ｓ０，１，２，３を指
定（Functionの指定）して、その後は合成したい画像デ
ータを格納エリアＭ２からReadし、画像エリアＭ１への
単なるWrite動作だけで図１に示した画像処理が実行で
きる。 【００２４】また、本発明は図８に示した様に多種の論
理機能が実行可能である。従って、図１１に示した様な
例えば任意に移動するマウスカーソルの描画等も容易に
可能になる。図１１に示した様にマウスカーソル（Ｍ
２）は、画像エリアＭ１内の画像と重なった場合でも、
そのカーソルを表示しなければならないため、Function
としてはＥＯＲ機能が必要になる。すなわち、このカー
ソル表示では、入力選択信号Ｓ０，１＝（０１），Ｓ
２，３＝（１０）として前述した画像の合成（図１）の
場合と同様に図１０の如く処理を行なうことができる。
従って、入力選択信号Ｓ０，１，２，３の値を変えるこ
とにより、図８に示した様な多種の論理機能が容易に実
行でき、更に単なるWrite動作のみで記憶素子２とのリ
ード・モディファイ・ライトが実行できる。 【００２５】この様に図９の如き構成とすることで、マ
イクロプロセッサからのデータＤiと記憶素子２のリー
ドデータＤｏとのModifyとして図８に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号Ｓ０〜Ｓ３によって指定する。 【００２６】以上述べたように本発明を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。 【００２７】なお、上述した本発明の実施例は、図９に
示した様に３つの機能、すなわち記憶素子２で構成され
る記憶部、制御回路１で構成される制御部、及びセレク
タＳＥＬ０，１で構成されるセレクタ部に分けられる。
しかし、上記制御部とセレクタ部の組合せにより実現し
ている機能は、図８に示した二項論理演算機能であり、
この機能は、他の手段でも容易に達成できる。 【００２８】一方、画像処理には、通常図１２，図１３
で示す様な図形等が重なる場合の処理が必要となる。す
なわち、図１２の如く格納エリアＭ２上の図形が画像エ
リアＭ１上の図形に勝って表示される場合、また図１３
の如く画像エリアＭ１上の図形が格納エリアＭ２上の図
形に勝って表示される場合がある。 【００２９】これら図１２，図１３で示された処理は、
前述した論理機能（図９で示したＦＣ部）のみでは、１
メモリアクセスサイクル中に行うことは困難である。 【００３０】しかし、本発明の記憶回路を適用すれば、
簡単な論理回路とセレクタ回路の追加で容易に対処する
ことができる。この一実施例を図１４，図１５，図１６
を用いて説明する。なお、図１４におけるＦＣは図９で
示した様に、前述した論理機能をハードウェア化した部
分を示す。また、本実施例では例えばセレクタＳＥＬ０
及びセレクタＳＥＬ１の入力選択信号Ｓ0，Ｓ1，Ｓ2，
Ｓ3の値を、（０，０，０，１）に設定し、Passモード
で論理機能部ＦＣは動作する。 【００３１】図１４において、４は優先制御部、ＳＥＬ
２は２入力のセレクタ、Ｐは優先指定信号、Ｓ４はセレ
クタＳＥＬ２の入力選択信号、Ｄi'は格納エリアＭ２か
らの画像データ、Ｍ１は画像エリア、ＤiはセレクタＳ
ＥＬ２からの選択信号、Ｄｏは画像エリアＭ１からの画
像データ（図９で示した記憶素子２からのリードデータ
と同一）、Ｚは図４で示した制御回路１の出力信号と同
一の信号を表わしている。説明を簡単にするため、図１
４で示した様に図形領域を論理“１”，下地領域を論理
“０”とする。ここで、優先制御部４及びセレクタＳＥ
Ｌ２は、図１５に示した真理値表に従って動作する。 【００３２】すなわち、図１２で示した様に格納エリア
Ｍ２の図形を画像エリアＭ１の図形の上に表示したい場
合には、優先指定信号Ｐ＝“０”と指定することで、図
１６で示した様に、画像データＤi'及びＤｏが共に図形
領域（“１”）のデータの時は、格納エリアＭ２のデー
タＤi'が優先的にセレクタＳＥＬ２で選択される。ま
た、優先指定信号Ｐ＝“１”と指定すると、同様に図１
５の真理値表に従い、図１３の如く画像処理を行う。 【００３３】すなわち、図形領域（“１”）が重なった
場合には、優先指定信号Ｐによって、画像エリアＭ１の
図形領域、或いは格納エリアＭ２の図形領域の何れかを
選択し、また図形領域が存在しないエリアは、画像エリ
アＭ１のデータを下地として選択する。 【００３４】図１６に、図１４で示した優先制御部４の
具体的な回路図を示す。図１６において、４０は３入力
ＮＡＮＤ回路、４１は２入力のＮＡＮＤ回路である。 【００３５】この優先判定の原理を、１ピクセル複数ビ
ットの情報を持つカラーデータに適用するには、その回
路は図１７の如くする必要がある。 【００３６】図１７において、５は画像エリアＭ１の図
形領域（ＣＯＬ３）を判定する比較判定部、６は格納エ
リアＭ１の図形領域（ＣＯＬ１）を判定する比較判定部
である。 【００３７】ここで、図１７は、優先判定部４、論理機
能ＦＣ、セレクタＳＥＬ２が同一メモリチップ内にある
場合で、４面（１ピクセル４ビット）構成の場合を示し
ている。 【００３８】図１７から判る様に本発明を用いればカラ
ーデータの場合でも、例えば外部に比較判定部５，６を
付加することにより容易に画像の重なりが処理できる。 【００３９】また、シフトレジスタを内蔵し、シリアル
出力を持つ構成のメモリに、本実施例を適用しても良い
ことも明らかである。 【００４０】本実施例によれば、次の効果がある。 【００４１】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを短縮できるため、
前述した従来における課題を解決することができる。 【００４２】（２）また、本発明を用いれば、１回のラ
イトサイクルで、リード・モディファイ・ライトの３つ
の処理を実行できるため、処理の高速化を実現すること
ができる。 【００４３】（３）さらに、画像が重なった場合の優先
処理は、図１５、図１６、図１７で示した様に、簡単な
数個の論理ゲートで対処できる。 【００４４】（４）また、カラーデータに対しても、外
部に図形領域（２ビット以上のコードデータ）の比較判
定部を付加することで容易に実現できる。 【００４５】（５）なお、記憶素子群と比べて、本発明
を実現するために必要となる回路構成の規模は、その占
める比率が極めて小さいため、同一メモリチップ内での
ＬＳＩ化に非常に有利である。 【００４６】 【発明の効果】以上述べた様に、本発明によれば、メモ
リサイクルを短縮でき、また、１回のライトサイクル
で、リード、モディファイ、ライトの３つの処理が実行
できるため、処理の高速化を実現することができるとい
う効果が得られる。 【００４７】更に、画像が重なった場合の優先処理及び
カラーデータに対する処理が容易に実現できるという効
果が得られる。
【図面の簡単な説明】
【図１】図形合成を説明するための図である。
【図２】図１の図形合成を従来技術で実施する場合の処
理を示すフローチャート図である。 【図３】メモリの一般動作を示すタイミングチャート図
である。 【図４】論理機能付メモリの構成を説明するための図で
ある。 【図５】図４で示したメモリの動作モードを説明するた
めの図である。 【図６】論理機能を実現するための回路図である。 【図７】詳細真理値を説明するための図である。 【図８】詳細真理値を説明するための図である。 【図９】論理機能付メモリの構成を示すブロック図であ
る。 【図１０】図９で示したメモリを用いた場合の図形合成
処理を示すフローチャート図である。 【図１１】ＥＯＲ論理機能を用いた場合の図形合成を説
明するための図である。 【図１２】本発明に係る図形合成を説明するための図で
ある。 【図１３】本発明に係る図形合成を説明するための図で
ある。 【図１４】本発明に係る一実施例を説明するための図で
ある。 【図１５】本発明に係る詳細な動作論理を説明するため
の図である。 【図１６】本発明に係る一実施例を示す回路図である。 【図１７】本発明に係るカラーデータを用いる場合の一
実施例を説明するための図である。 【符号の説明】 １…制御回路、 ２…記憶素子 ４…優先
制御部 ＳＥＬ…セレクタ ＦＣ…論理機能部
理を示すフローチャート図である。 【図３】メモリの一般動作を示すタイミングチャート図
である。 【図４】論理機能付メモリの構成を説明するための図で
ある。 【図５】図４で示したメモリの動作モードを説明するた
めの図である。 【図６】論理機能を実現するための回路図である。 【図７】詳細真理値を説明するための図である。 【図８】詳細真理値を説明するための図である。 【図９】論理機能付メモリの構成を示すブロック図であ
る。 【図１０】図９で示したメモリを用いた場合の図形合成
処理を示すフローチャート図である。 【図１１】ＥＯＲ論理機能を用いた場合の図形合成を説
明するための図である。 【図１２】本発明に係る図形合成を説明するための図で
ある。 【図１３】本発明に係る図形合成を説明するための図で
ある。 【図１４】本発明に係る一実施例を説明するための図で
ある。 【図１５】本発明に係る詳細な動作論理を説明するため
の図である。 【図１６】本発明に係る一実施例を示す回路図である。 【図１７】本発明に係るカラーデータを用いる場合の一
実施例を説明するための図である。 【符号の説明】 １…制御回路、 ２…記憶素子 ４…優先
制御部 ＳＥＬ…セレクタ ＦＣ…論理機能部
【手続補正書】
【提出日】平成８年９月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】データ処理装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】１
．複数の記憶回路と、データバスを介して前記複数の
記憶回路と電気的に接続されたプロッセッサとを有する
データ処理装置であって、 前記複数の記憶回路に指示信号が共通に入力され、 前記複数の記憶回路の各々は、 記憶素子と、 外部からのデータを入力するデータ入力部と、前記記憶
素子に対して複数の異なったモードでライト動作を実行
する制御手段と、複数の異なったモードから任意の一つ
のモードを選択する前記指示信号を入力する指示信号入
力部とを具備して成り、当該指示信号入力部に入力され
る前記指示信号は、前記制御手段のライト動作に先立っ
た任意の時点で、かつ電源投入およびリフレッシュ動作
とは無関係な任意の時点で入力され、前記制御手段は前
記データ入力部から入力されるデータに対し、任意の時
点に前記指示信号入力部から入力された前記指示信号に
基づき、任意の時点でモードを選択してライト動作を実
行し、次に前記指示信号入力部から他の異なるモードを
選択する前記指示信号が入力されるまで、前記選択され
たモードでライト動作を実行することを特徴とするデー
タ処理装置。２ ．前記複数の記憶回路の前記指示信号入力部に複数ビ
ットのコードデータである前記指示信号が共通に入力さ
れることを特徴とする特許請求の範囲第１項に記載のデ
ータ処理装置。３ ．前記記憶素子はダイナミック・ランダム・アクセス
メモリであることを特徴とする特許請求の範囲第１項、
又は第２項記載のデータ処理装置。４ ．前記指示信号は前記プロセッサから供給されること
を特徴とする特許請求の範囲第１項、又は第２項、又は
第３項記載のデータ処理装置。５ ．複数の記憶回路と、データバスを介して前記複数の
記憶回路と電気的に接続されたプロッセッサとを有する
データ処理装置であって、前記複数の記憶回路に指示信
号が共通に入力され、前記複数の記憶回路の各々は、記
憶素子と、外部からのデータを入力するデータ入力部
と、前記半導体記憶素子に対して複数の異なったモード
でライト動作を実行する制御手段と、複数の異なったモ
ードから任意の一つのモードを選択する前記指示信号を
入力する指示信号入力部とを具備して成り、当該指示信
号入力部に入力される前記指示信号は、複数の共通なラ
イト動作に先立った任意の時点で、かつ電源投入および
リフレッシュ動作とは無関係な任意の時点で入力され、
前記指示信号は前記複数のライト動作に対して共通のモ
ードを選択し、前記制御手段は前記データ入力部から入
力されるデータに対し、任意の時点に前記指示信号入力
部から入力された前記指示信号に基づき、任意の時点で
前記共通のモードを選択して前記共通のライト動作を実
行し、次に前記指示信号入力部から他の異なるモードを
選択する前記指示信号が入力されるまで、前記共通に選
択されたモードで前記複数のライト動作を実行すること
を特徴とするデータ処理装置。６ ．前記複数の記憶回路の前記指示入力部に複数ビット
のコードデータである前記指示信号が共通に入力される
ことを特徴とする特許請求の範囲第５項に記載のデータ
処理装置。７ ．前記記憶素子はダイナミック・ランダム・アクセス
メモリであることを特徴とする特許請求の範囲第５項、
又は第６項記載のデータ処理装置。８ ．前記指示信号は前記プロセッサから供給されること
を特徴とする特許請求の範囲第５項、又は第６項、又は
第７項記載のデータ処理装置。 【手続補正３】 【補正対象書類名】明細書 【補正対象項目名】０００１ 【補正方法】変更 【補正内容】 【０００１】 【発明の属する利用分野】本発明は、プロセッサにデー
タバスを介して複数の記憶回路を接続したデータ処理装
置に関する。 【手続補正４】 【補正対象書類名】明細書 【補正対象項目名】０００９ 【補正方法】変更 【補正内容】 【０００９】本発明の目的は、複数の記憶装置の共通モ
ードのライト動作を指示するモード設定の処理ステップ
を小さくしたデータ処理装置を提供することにある。 【手続補正５】 【補正対象書類名】明細書 【補正対象項目名】００１０ 【補正方法】変更 【補正内容】 【００１０】 【課題を解決するための手段】本発明で開示される代表
的な実施形態は、複数の記憶回路と、データバスを介し
て前記複数の記憶回路と接続されたプロッセッサとを有
するデータ処理装置であって、前記複数の記憶回路に指
示信号(S0〜S3)が共通に入力され、前記複数の記憶回路
の各々は、記憶素子(2)と、外部からのデータ(Di)を入
力するデータ入力部と、前記記憶素子(2)に対して複数
の異なったモードでライト動作を実行する制御手段(1,S
EL0,SEL1,INV)と、複数の異なったモードから任意の一
つのモードを選択する前記指示信号(S0〜S3)を入力する
指示信号入力部とを具備して成り、当該指示信号入力部
に入力される前記指示信号(S0〜S3)は、前記制御手段
(1,SEL0,SEL1,INV)のライト動作に先立った任意の時点
で、かつ電源投入およびリフレッシュ動作とは無関係な
任意の時点で入力され、前記制御手段(1,SEL0,SEL1,IN
V)は前記データ入力部から入力されるデータに対し、任
意の時点に前記指示信号入力部から入力された前記指示
信号(S0〜S3)に基づき、任意の時点でモードを選択して
ライト動作を実行し、次に前記指示信号入力部から他の
異なるモードを選択する前記指示信号(S0〜S3)が入力さ
れるまで、前記選択されたモードでライト動作を実行す
ることを特徴とする。 【作用】本発明によれば、複数の１チップ半導体記憶装
置の共通モードのライト動作を実行させるに際して、複
数の１チップ半導体記憶装置の共通モードの設定は第２
の外部端子に共通に入力される指示信号(S0〜S3)に従っ
て成されるため、複数の１チップ半導体記憶装置の共通
モードのライト動作を指示するモード設定の処理ステッ
プを小さくしたデータ処理装置を提供することができ
る。 【手続補正６】 【補正対象書類名】明細書 【補正対象項目名】００１１ 【補正方法】削除 【手続補正７】 【補正対象書類名】明細書 【補正対象項目名】００１２ 【補正方法】削除 【手続補正８】 【補正対象書類名】明細書 【補正対象項目名】００１３ 【補正方法】削除 【手続補正９】 【補正対象書類名】明細書 【補正対象項目名】００１４ 【補正方法】変更 【補正内容】 【００１４】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。まず、本発明に係わる記憶回路について説
明する。この記憶回路は、例えば、前述した画像の合成
処理（データの書換え処理）の高速化を図るために、記
憶素子に既に記憶されているデータを修正し、同一アド
レスの記憶素子へその修正データを再び書込む処理機能
と、外部データの記憶素子への書込み処理機能とを有す
る。本実施例では、上記の２つの機能を持つ記憶回路
を、次の点に着目して実現しており、図３を用いて説明
する。図３は、外部からＤ−ＲＡＭ（Dynamic-RandomAc
cess Memory）へのデータ書込み処理を示したものであ
り、この時、Ｄ−ＲＡＭはリードライトサイクルとし
た。図３において、ＡＤＲは外部からのアドレス、ＷＲ
は外部からのライトリクエストで、これら２つの信号
（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサから与え
られる。また、ＲＡＳは行アドロスストロープ、ＣＡＳ
は列アドレスストローブ、Ａは列及び行アドレスが時分
割に発生されるアドレス信号、ＷＥはライトイネーブ
ル、Ｄoはリードデータ、Ｚは外部（マイクロプロセッ
サ）からのデータで、これらの信号はＺを除いて例えば
ＤＲＡＭコントローラ等から生成されるコントロール信
号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 （II）従って、上記リードサイクル（Ｉ）とライトサイ
クル（III）の間には、リードデータＤoと外部データＺ
が同時に存在する区間（II）が表われる。 （III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行う
ことが可能となる。 【手続補正１０】 【補正対象書類名】明細書 【補正対象項目名】００２６ 【補正方法】変更 【補正内容】 【００２６】以上述べたように本発明を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示したように処理を簡素化できる。すなわち、図１
０と図９との対応からも明らかなように、処理ステップ
Ｐ１でライト動作のモードを指示する入力選択信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３が入力されると、制御回路１で構
成される制御部、及びセレクタＳＥＬ０、１で構成され
るセレクタ部は、入力されるデータDiに対し、入力選択
信号Ｓ０，Ｓ１，Ｓ２，Ｓ３によって指示されたライト
動作を処理ステップＰ３で実行する。図１０からも明ら
かなように、処理ステップＰ３では、次に処理ステップ
Ｐ１で他の異なるモードを選択する入力選択信号Ｓ０，
Ｓ１，Ｓ２，Ｓ３が入力されるまで先に選択されたモー
ドでライト動作を実行する。この際、処理ステップＰ１
での、入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の入力は、
第１０図からも明らかなように、処理ステップＰ３にお
けるライト動作に先立った任意の時点であれば足り、例
えば電源投入、およびリフレッシュ動作とは無関係な任
意の時点で入力される。すなわち、上記のように構成す
ることにより、共通モードのライト動作を実行させるに
際し、共通モードの設定は入力される入力選択信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３によって成されるため、共通モー
ドのライト動作を指示するモード設定ステップを小さ
く、すなわち簡素化することができる。 【手続補正１１】 【補正対象書類名】明細書 【補正対象項目名】００４６ 【補正方法】変更 【補正内容】 【００４６】 【発明の効果】本発明によれば、複数の記憶回路の共通
モードのライト動作を指示するモード設定の処理ステッ
プを小さくしたデータ処理装置を提供することができ
る。 【手続補正１２】 【補正対象書類名】明細書 【補正対象項目名】００４７ 【補正方法】削除
記憶回路と電気的に接続されたプロッセッサとを有する
データ処理装置であって、 前記複数の記憶回路に指示信号が共通に入力され、 前記複数の記憶回路の各々は、 記憶素子と、 外部からのデータを入力するデータ入力部と、前記記憶
素子に対して複数の異なったモードでライト動作を実行
する制御手段と、複数の異なったモードから任意の一つ
のモードを選択する前記指示信号を入力する指示信号入
力部とを具備して成り、当該指示信号入力部に入力され
る前記指示信号は、前記制御手段のライト動作に先立っ
た任意の時点で、かつ電源投入およびリフレッシュ動作
とは無関係な任意の時点で入力され、前記制御手段は前
記データ入力部から入力されるデータに対し、任意の時
点に前記指示信号入力部から入力された前記指示信号に
基づき、任意の時点でモードを選択してライト動作を実
行し、次に前記指示信号入力部から他の異なるモードを
選択する前記指示信号が入力されるまで、前記選択され
たモードでライト動作を実行することを特徴とするデー
タ処理装置。２ ．前記複数の記憶回路の前記指示信号入力部に複数ビ
ットのコードデータである前記指示信号が共通に入力さ
れることを特徴とする特許請求の範囲第１項に記載のデ
ータ処理装置。３ ．前記記憶素子はダイナミック・ランダム・アクセス
メモリであることを特徴とする特許請求の範囲第１項、
又は第２項記載のデータ処理装置。４ ．前記指示信号は前記プロセッサから供給されること
を特徴とする特許請求の範囲第１項、又は第２項、又は
第３項記載のデータ処理装置。５ ．複数の記憶回路と、データバスを介して前記複数の
記憶回路と電気的に接続されたプロッセッサとを有する
データ処理装置であって、前記複数の記憶回路に指示信
号が共通に入力され、前記複数の記憶回路の各々は、記
憶素子と、外部からのデータを入力するデータ入力部
と、前記半導体記憶素子に対して複数の異なったモード
でライト動作を実行する制御手段と、複数の異なったモ
ードから任意の一つのモードを選択する前記指示信号を
入力する指示信号入力部とを具備して成り、当該指示信
号入力部に入力される前記指示信号は、複数の共通なラ
イト動作に先立った任意の時点で、かつ電源投入および
リフレッシュ動作とは無関係な任意の時点で入力され、
前記指示信号は前記複数のライト動作に対して共通のモ
ードを選択し、前記制御手段は前記データ入力部から入
力されるデータに対し、任意の時点に前記指示信号入力
部から入力された前記指示信号に基づき、任意の時点で
前記共通のモードを選択して前記共通のライト動作を実
行し、次に前記指示信号入力部から他の異なるモードを
選択する前記指示信号が入力されるまで、前記共通に選
択されたモードで前記複数のライト動作を実行すること
を特徴とするデータ処理装置。６ ．前記複数の記憶回路の前記指示入力部に複数ビット
のコードデータである前記指示信号が共通に入力される
ことを特徴とする特許請求の範囲第５項に記載のデータ
処理装置。７ ．前記記憶素子はダイナミック・ランダム・アクセス
メモリであることを特徴とする特許請求の範囲第５項、
又は第６項記載のデータ処理装置。８ ．前記指示信号は前記プロセッサから供給されること
を特徴とする特許請求の範囲第５項、又は第６項、又は
第７項記載のデータ処理装置。 【手続補正３】 【補正対象書類名】明細書 【補正対象項目名】０００１ 【補正方法】変更 【補正内容】 【０００１】 【発明の属する利用分野】本発明は、プロセッサにデー
タバスを介して複数の記憶回路を接続したデータ処理装
置に関する。 【手続補正４】 【補正対象書類名】明細書 【補正対象項目名】０００９ 【補正方法】変更 【補正内容】 【０００９】本発明の目的は、複数の記憶装置の共通モ
ードのライト動作を指示するモード設定の処理ステップ
を小さくしたデータ処理装置を提供することにある。 【手続補正５】 【補正対象書類名】明細書 【補正対象項目名】００１０ 【補正方法】変更 【補正内容】 【００１０】 【課題を解決するための手段】本発明で開示される代表
的な実施形態は、複数の記憶回路と、データバスを介し
て前記複数の記憶回路と接続されたプロッセッサとを有
するデータ処理装置であって、前記複数の記憶回路に指
示信号(S0〜S3)が共通に入力され、前記複数の記憶回路
の各々は、記憶素子(2)と、外部からのデータ(Di)を入
力するデータ入力部と、前記記憶素子(2)に対して複数
の異なったモードでライト動作を実行する制御手段(1,S
EL0,SEL1,INV)と、複数の異なったモードから任意の一
つのモードを選択する前記指示信号(S0〜S3)を入力する
指示信号入力部とを具備して成り、当該指示信号入力部
に入力される前記指示信号(S0〜S3)は、前記制御手段
(1,SEL0,SEL1,INV)のライト動作に先立った任意の時点
で、かつ電源投入およびリフレッシュ動作とは無関係な
任意の時点で入力され、前記制御手段(1,SEL0,SEL1,IN
V)は前記データ入力部から入力されるデータに対し、任
意の時点に前記指示信号入力部から入力された前記指示
信号(S0〜S3)に基づき、任意の時点でモードを選択して
ライト動作を実行し、次に前記指示信号入力部から他の
異なるモードを選択する前記指示信号(S0〜S3)が入力さ
れるまで、前記選択されたモードでライト動作を実行す
ることを特徴とする。 【作用】本発明によれば、複数の１チップ半導体記憶装
置の共通モードのライト動作を実行させるに際して、複
数の１チップ半導体記憶装置の共通モードの設定は第２
の外部端子に共通に入力される指示信号(S0〜S3)に従っ
て成されるため、複数の１チップ半導体記憶装置の共通
モードのライト動作を指示するモード設定の処理ステッ
プを小さくしたデータ処理装置を提供することができ
る。 【手続補正６】 【補正対象書類名】明細書 【補正対象項目名】００１１ 【補正方法】削除 【手続補正７】 【補正対象書類名】明細書 【補正対象項目名】００１２ 【補正方法】削除 【手続補正８】 【補正対象書類名】明細書 【補正対象項目名】００１３ 【補正方法】削除 【手続補正９】 【補正対象書類名】明細書 【補正対象項目名】００１４ 【補正方法】変更 【補正内容】 【００１４】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。まず、本発明に係わる記憶回路について説
明する。この記憶回路は、例えば、前述した画像の合成
処理（データの書換え処理）の高速化を図るために、記
憶素子に既に記憶されているデータを修正し、同一アド
レスの記憶素子へその修正データを再び書込む処理機能
と、外部データの記憶素子への書込み処理機能とを有す
る。本実施例では、上記の２つの機能を持つ記憶回路
を、次の点に着目して実現しており、図３を用いて説明
する。図３は、外部からＤ−ＲＡＭ（Dynamic-RandomAc
cess Memory）へのデータ書込み処理を示したものであ
り、この時、Ｄ−ＲＡＭはリードライトサイクルとし
た。図３において、ＡＤＲは外部からのアドレス、ＷＲ
は外部からのライトリクエストで、これら２つの信号
（ＡＤＲ，ＷＲ）は例えばマイクロプロセッサから与え
られる。また、ＲＡＳは行アドロスストロープ、ＣＡＳ
は列アドレスストローブ、Ａは列及び行アドレスが時分
割に発生されるアドレス信号、ＷＥはライトイネーブ
ル、Ｄoはリードデータ、Ｚは外部（マイクロプロセッ
サ）からのデータで、これらの信号はＺを除いて例えば
ＤＲＡＭコントローラ等から生成されるコントロール信
号である。すなわち、 （Ｉ）図３に示した様に、一般にリードライトサイクル
では、１回のメモリアクセスは、リードサイクル（Ｉ）
で開始し、ライトイネーブルＷＥによるライトサイクル
(III）が実行される。 （II）従って、上記リードサイクル（Ｉ）とライトサイ
クル（III）の間には、リードデータＤoと外部データＺ
が同時に存在する区間（II）が表われる。 （III）この区間（II）を修正区間とし、 （IV）更に、この修正制御を外部データＺによって行う
ことが可能となる。 【手続補正１０】 【補正対象書類名】明細書 【補正対象項目名】００２６ 【補正方法】変更 【補正内容】 【００２６】以上述べたように本発明を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示したように処理を簡素化できる。すなわち、図１
０と図９との対応からも明らかなように、処理ステップ
Ｐ１でライト動作のモードを指示する入力選択信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３が入力されると、制御回路１で構
成される制御部、及びセレクタＳＥＬ０、１で構成され
るセレクタ部は、入力されるデータDiに対し、入力選択
信号Ｓ０，Ｓ１，Ｓ２，Ｓ３によって指示されたライト
動作を処理ステップＰ３で実行する。図１０からも明ら
かなように、処理ステップＰ３では、次に処理ステップ
Ｐ１で他の異なるモードを選択する入力選択信号Ｓ０，
Ｓ１，Ｓ２，Ｓ３が入力されるまで先に選択されたモー
ドでライト動作を実行する。この際、処理ステップＰ１
での、入力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３の入力は、
第１０図からも明らかなように、処理ステップＰ３にお
けるライト動作に先立った任意の時点であれば足り、例
えば電源投入、およびリフレッシュ動作とは無関係な任
意の時点で入力される。すなわち、上記のように構成す
ることにより、共通モードのライト動作を実行させるに
際し、共通モードの設定は入力される入力選択信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３によって成されるため、共通モー
ドのライト動作を指示するモード設定ステップを小さ
く、すなわち簡素化することができる。 【手続補正１１】 【補正対象書類名】明細書 【補正対象項目名】００４６ 【補正方法】変更 【補正内容】 【００４６】 【発明の効果】本発明によれば、複数の記憶回路の共通
モードのライト動作を指示するモード設定の処理ステッ
プを小さくしたデータ処理装置を提供することができ
る。 【手続補正１２】 【補正対象書類名】明細書 【補正対象項目名】００４７ 【補正方法】削除
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 榎本 博道
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
(72)発明者 京田 正
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．データの読出し、書込み及び保存が任意に行えるデ
ュアルポート記憶回路において、入力ポート側に出力ポ
ートからの記憶データと外部からの書込みデータのどち
らかを選択する選択回路と、該選択回路の制御信号は該
出力ポートからの記憶データと該外部からの書込みデー
タと外部から得られる該出力ポートからの記憶データ或
いは外部からの書込みデータの優先指定信号を用いて導
出する回路で構成される制御回路を備えたことを特徴と
する記憶回路。 ２．特許請求の範囲第１項記載の記憶回路において、前
記制御回路は、前記外部からの書込みデータと前記出力
ポート側の記憶データが両者共に真に記憶したい領域と
それ以外のデータとに分けた場合に、該外部からの書込
みデータと該出力ポート側の記憶データとが共に真に記
憶したい領域であると、前記優先指定信号が該外部から
の書込みデータを指定した時は該外部からの書込みデー
タを前記選択回路が選択し、該優先指定信号が該出力ポ
ート側の記憶データを指定すると該記憶データを該選択
回路が選択し、また該書込みデータ及び該記憶データが
共に真に記憶したい領域でない場合には該記憶データを
該選択回路は選択し、該書込みデータのみが真に記憶し
たい領域のデータであれば該書込みデータを、該出力ポ
ート側の記憶データのみが真に記憶する領域のデータで
あれば該出力ポート側の記憶データを該選択回路が選択
することを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210827A JPH09251419A (ja) | 1996-08-09 | 1996-08-09 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210827A JPH09251419A (ja) | 1996-08-09 | 1996-08-09 | データ処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105847A Division JP2886855B2 (ja) | 1984-10-05 | 1985-05-20 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251419A true JPH09251419A (ja) | 1997-09-22 |
Family
ID=16595780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210827A Pending JPH09251419A (ja) | 1996-08-09 | 1996-08-09 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251419A (ja) |
-
1996
- 1996-08-09 JP JP8210827A patent/JPH09251419A/ja active Pending
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