JPH09251419A - データ処理装置 - Google Patents

データ処理装置

Info

Publication number
JPH09251419A
JPH09251419A JP8210827A JP21082796A JPH09251419A JP H09251419 A JPH09251419 A JP H09251419A JP 8210827 A JP8210827 A JP 8210827A JP 21082796 A JP21082796 A JP 21082796A JP H09251419 A JPH09251419 A JP H09251419A
Authority
JP
Japan
Prior art keywords
data
write
storage
circuit
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8210827A
Other languages
English (en)
Inventor
Koichi Kimura
光一 木村
Toshihiko Ogura
敏彦 小倉
Hiroaki Aotsu
広明 青津
Hiromichi Enomoto
博道 榎本
Tadashi Kyoda
正 京田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP8210827A priority Critical patent/JPH09251419A/ja
Publication of JPH09251419A publication Critical patent/JPH09251419A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Controls And Circuits For Display Device (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 複数の記憶装置の共通モードのライト動作を
指示するモード設定の処理ステップを小さくする。 【構成】 複数の記憶回路に指示信号(S0〜S3)が共通に
入力され、記憶回路の各々は、記憶素子2と、外部から
のデータDiを入力するデータ入力部と、複数の異なった
モードでライト動作を実行する制御手段(1,SEL0,SEL1,I
NV)と、モードを選択する指示信号(S0〜S3)を入力する
指示信号入力部とを具備して成り、指示信号(S0〜S3)
は、制御手段のライト動作に先立った任意の時点で、か
つ電源投入およびリフレッシュ動作とは無関係な任意の
時点で入力され、制御手段は任意の時点でモードを選択
してライト動作を実行し、次に指示信号入力部から他の
異なるモードを選択する指示信号が入力されるまで、選
択されたモードでライト動作を実行する。

Description

【発明の詳細な説明】 【0001】 【発明の属する利用分野】本発明は、RAM(Random A
ccess Memory)に係り、特に画像処理に好適な記憶回路
に関する。 【0002】 【従来の技術】図1、図2に示す様な画像処理を例に取
り、従来技術を説明する。図1において、M1は例えば
CRT(Cathode Ray Tube)画面と1対1に対応する画
像エリア、M2は合成する画像データが格納してある格
納エリア、FCは画像エリアM1のデータと格納エリア
M2のデータとを合成するためのModify部である。ま
た、図2において、S1は画像エリアM1からデータを
Readする処理ステップ、S2は格納エリアM2からデー
タをReadする処理ステップ、S3はReadした画像エリア
M1と格納エリアM2のデータを合成するための処理ス
テップ、S4はステップS3で得られた合成データを画
像エリアM1へWriteする処理ステップである。 【0003】図1で示した画像処理の例では、単なる画
像エリアM1と格納エリアM2のデータの合成のため、
図2で示した処理ステップS3は論理和を実行する。 【0004】一方、対象となる画像エリアM1のデータ
量は、通常100K〜数MByteと大容量となる。従って
図2で示した一連の画像処理は、データをByte単位で処
理した場合でも、その繰返し回数は10の6乗のオーダ
となる。 【0005】 【発明が解決しようとする課題】このため、従来では、
下記のような課題を生じている。即ち、 (1)図2に示した様に画像処理では、その殆んどがバ
スを使用するステップS1,S2,S4で占められ、バ
スの占有率が高くなり、バス負荷が増大する。 【0006】(2)また、低速バスであったり、バスの
占有制御等のオーバヘッドにより、実際の処理(表示)
時間が大きくなる。 【0007】(3)更に、図2の例では静的なステップ
数は4ステップと少ないが、前述した様に扱うデータ量
が極めて大きく、実質的な処理時間となる動的な処理ス
テップが非常に大きくなり、膨大な処理時間が必要とな
る。 【0008】従って、より少ない処理ステップでの画像
処理の実現が望まれる。なお、この種の処理を行う記憶
回路として関連するものには、例えば、特開昭59−6
0658号公報が挙げられる。 【0009】本発明の目的は、上記従来技術の課題を解
決すべく、動的な処理ステップを少なくした画像処理を
実現するための記憶回路を提供することにある。 【0010】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、例えば前述した画像の合成処理(データ
の書換え処理)の高速化を図るために、記憶素子に既に
記憶されているデータを修正し、同一アドレスの記憶素
子へその修正データを再び書込む処理機能と、外部デー
タの記憶素子への書込み処理機能とを有することを特徴
とする。 【0011】 【作用】本発明では、上記の2つの機能を持つ記憶回路
を、次の点に着目して実現しており、図3を用いて説明
する。図3は、外部からD−RAM(Dynamic-Random A
ccess Memory)へのデータ書込み処理を示したものであ
り、この時、D−RAMはリードライトサイクルとし
た。図3において、ADRは外部からのアドレス、WR
は外部からのライトリクエストで、これら2つの信号
(ADR,WR)は例えばマイクロプロセッサから与え
られる。また、RASは行アドロスストロープ、CAS
は列アドレスストローブ、Aは列及び行アドレスが時分
割に発生されるアドレス信号、WEはライトイネーブ
ル、Doはリードデータ、Zは外部(マイクロプロセッ
サ)からのデータで、これらの信号はZを除いて例えば
DRAMコントローラ等から生成されるコントロール信
号である。すなわち、 (I)図3に示した様に、一般にリードライトサイクル
では、1回のメモリアクセスは、リードサイクル(I)
で開始し、ライトイネーブルWEによるライトサイクル
(III)が実行される。 【0012】(II)従って、上記リードサイクル(I)
とライトサイクル(III)の間には、リードデータDoと
外部データZが同時に存在する区間(II)が表われる。 【0013】(III)この区間(II)を修正区間とし、 (IV)更に、この修正制御を外部データZによって行う
ことが可能となる。 【0014】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。図3は、上述した様にD−RAMのタイミ
ングチャートである。図4は、本発明の一実施例を示す
ブロック図、図5は図4に示した実施例の動作原理の説
明図、図6は図5に示した動作原理を実現した回路例、
図7は図6の動作の詳細説明図である。 【0015】図4において、1は制御回路、2は記憶素
子、3はD−RAMコントローラ、X,Yは外部からの
データ、Zは記憶素子へのライトデータ、Doは記憶素
子からのリードデータ、A,CAS,RAS,WE,A
DR,WRは前記した図3と同様の信号である。なお、
図3で示した外部データZを、図4では、制御回路1を
介した記憶素子2へのライトデータZに書換えている。 【0016】図4に示した様に本発明は、制御回路1に
おいて、リードデータDoを外部データX,Yで制御、
修正して記憶素子2に書込む。この制御動作を図5に示
す。図5において、モードIは外部データYをライトデ
ータZとするモード、モードIIはリードデータDoをラ
イトデータZとするモードである。同図に示す様に外部
データX,Yによって、すなわち外部からの制御で記憶
素子2のリードデータDoを修正、書込み(モードI
I)、或いは外部データYの書込み処理(モードI)の
2つのモードを制御することができる。この2つのモー
ドの制御は、(I)モードI,モードIIの指定を外部デ
ータXで行ない、(II)モードIIにおけるリードデータ
Doの非反転、反転の指定(修正)は外部データで行な
う。 【0017】上記した動作を実現した具体的な回路例を
図6に示す。また、その動作の詳細真理値を図7に示
す。図6、図7に示した様に、本発明は2つの論理の組
合せによって実現できる。 【0018】また、上記した動作は、図3に示した如く
1メモリサイクルの間に実行完了することができる。 【0019】一方、図6に示した回路は次の論理式(数
1)で表わされる。 【0020】 【数1】 【0021】また、外部から制御可能なデータX,Yの
取り得る値として(数1)式に、信号“0”、信号
“1”、例えばマイクロプロセッサからのバスデータD
i、その反転データDi(-)(図では記号Diの上部に反転
を意味する−を付して表示)を割当て、整理すると、図
8に示す如き二項論理演算結果が得られる。これを実際
の回路にして図4と組合わせたものを図9に示す。図9
において、SEL0,1は4人力のセレクタ、S0,S
1はセレクタSEL0の入力選択信号、S2,S3はセ
レクタSEL1の入力選択信号、INVは反転素子であ
る。 【0022】以下、前述の図1、図8、図9、図10を
用いて、具体的に動作を説明する。 【0023】図8に示した様に、入力選択信号S0,S
1はセレクタSEL0の選択信号であり、この信号S
0,S1によってデータXの値を決定する。同様に入力
選択信号S2,S3によって、データYが決定される。
これらのデータX,Yの取り得る値としては、前述の如
く、信号“0”、信号“1”、バスデータDi、その反
転データDi(-)とし、図9に示した様に入力選択信号S
0,S1,S2,S3により、各セレクタSEL0,1
はそれぞれ上記4つの信号のうちの1つが選択される。
図8には、入力選択信号S0,S1,S2,S3とセレ
クタSEL0,1の出力であるデータX,Yとの関係を
示し、更に前記(数1)式で表わせる制御回路1の動作
(ライトデータZの値)を表わしている。例えば、図1
に示した様な画像処理(OR演算:Case1)では、入力
選択信号S0,S1=(11)、S2,3=(10)と
することでデータX,YはそれぞれX=Di(-),Y=D
iが選択される。これらデータX,Yの値を前記制御回
路1の動作を表わす(数1)式に代入すると、Z=Di
+DoのOR演算が実行できることがわかる。従って、
本発明によれば図1の画像処理は図10に示した様に、
最初の1ステップで入力選択信号S0,1,2,3を指
定(Functionの指定)して、その後は合成したい画像デ
ータを格納エリアM2からReadし、画像エリアM1への
単なるWrite動作だけで図1に示した画像処理が実行で
きる。 【0024】また、本発明は図8に示した様に多種の論
理機能が実行可能である。従って、図11に示した様な
例えば任意に移動するマウスカーソルの描画等も容易に
可能になる。図11に示した様にマウスカーソル(M
2)は、画像エリアM1内の画像と重なった場合でも、
そのカーソルを表示しなければならないため、Function
としてはEOR機能が必要になる。すなわち、このカー
ソル表示では、入力選択信号S0,1=(01),S
2,3=(10)として前述した画像の合成(図1)の
場合と同様に図10の如く処理を行なうことができる。
従って、入力選択信号S0,1,2,3の値を変えるこ
とにより、図8に示した様な多種の論理機能が容易に実
行でき、更に単なるWrite動作のみで記憶素子2とのリ
ード・モディファイ・ライトが実行できる。 【0025】この様に図9の如き構成とすることで、マ
イクロプロセッサからのデータDiと記憶素子2のリー
ドデータDoとのModifyとして図8に示した二項論理演
算を行なうことができる。なお、二項論理演算は入力選
択信号S0〜S3によって指定する。 【0026】以上述べたように本発明を用いることによ
り、図1、図2を用いた従来の画像の合成処理は、図1
0に示した様に処理を簡素化できる。 【0027】なお、上述した本発明の実施例は、図9に
示した様に3つの機能、すなわち記憶素子2で構成され
る記憶部、制御回路1で構成される制御部、及びセレク
タSEL0,1で構成されるセレクタ部に分けられる。
しかし、上記制御部とセレクタ部の組合せにより実現し
ている機能は、図8に示した二項論理演算機能であり、
この機能は、他の手段でも容易に達成できる。 【0028】一方、画像処理には、通常図12,図13
で示す様な図形等が重なる場合の処理が必要となる。す
なわち、図12の如く格納エリアM2上の図形が画像エ
リアM1上の図形に勝って表示される場合、また図13
の如く画像エリアM1上の図形が格納エリアM2上の図
形に勝って表示される場合がある。 【0029】これら図12,図13で示された処理は、
前述した論理機能(図9で示したFC部)のみでは、1
メモリアクセスサイクル中に行うことは困難である。 【0030】しかし、本発明の記憶回路を適用すれば、
簡単な論理回路とセレクタ回路の追加で容易に対処する
ことができる。この一実施例を図14,図15,図16
を用いて説明する。なお、図14におけるFCは図9で
示した様に、前述した論理機能をハードウェア化した部
分を示す。また、本実施例では例えばセレクタSEL0
及びセレクタSEL1の入力選択信号S0,S1,S2,
S3の値を、(0,0,0,1)に設定し、Passモード
で論理機能部FCは動作する。 【0031】図14において、4は優先制御部、SEL
2は2入力のセレクタ、Pは優先指定信号、S4はセレ
クタSEL2の入力選択信号、Di'は格納エリアM2か
らの画像データ、M1は画像エリア、DiはセレクタS
EL2からの選択信号、Doは画像エリアM1からの画
像データ(図9で示した記憶素子2からのリードデータ
と同一)、Zは図4で示した制御回路1の出力信号と同
一の信号を表わしている。説明を簡単にするため、図1
4で示した様に図形領域を論理“1”,下地領域を論理
“0”とする。ここで、優先制御部4及びセレクタSE
L2は、図15に示した真理値表に従って動作する。 【0032】すなわち、図12で示した様に格納エリア
M2の図形を画像エリアM1の図形の上に表示したい場
合には、優先指定信号P=“0”と指定することで、図
16で示した様に、画像データDi'及びDoが共に図形
領域(“1”)のデータの時は、格納エリアM2のデー
タDi'が優先的にセレクタSEL2で選択される。ま
た、優先指定信号P=“1”と指定すると、同様に図1
5の真理値表に従い、図13の如く画像処理を行う。 【0033】すなわち、図形領域(“1”)が重なった
場合には、優先指定信号Pによって、画像エリアM1の
図形領域、或いは格納エリアM2の図形領域の何れかを
選択し、また図形領域が存在しないエリアは、画像エリ
アM1のデータを下地として選択する。 【0034】図16に、図14で示した優先制御部4の
具体的な回路図を示す。図16において、40は3入力
NAND回路、41は2入力のNAND回路である。 【0035】この優先判定の原理を、1ピクセル複数ビ
ットの情報を持つカラーデータに適用するには、その回
路は図17の如くする必要がある。 【0036】図17において、5は画像エリアM1の図
形領域(COL3)を判定する比較判定部、6は格納エ
リアM1の図形領域(COL1)を判定する比較判定部
である。 【0037】ここで、図17は、優先判定部4、論理機
能FC、セレクタSEL2が同一メモリチップ内にある
場合で、4面(1ピクセル4ビット)構成の場合を示し
ている。 【0038】図17から判る様に本発明を用いればカラ
ーデータの場合でも、例えば外部に比較判定部5,6を
付加することにより容易に画像の重なりが処理できる。 【0039】また、シフトレジスタを内蔵し、シリアル
出力を持つ構成のメモリに、本実施例を適用しても良い
ことも明らかである。 【0040】本実施例によれば、次の効果がある。 【0041】(1)図1に示した様な処理を行なった場
合、図10の如く、メモリサイクルを短縮できるため、
前述した従来における課題を解決することができる。 【0042】(2)また、本発明を用いれば、1回のラ
イトサイクルで、リード・モディファイ・ライトの3つ
の処理を実行できるため、処理の高速化を実現すること
ができる。 【0043】(3)さらに、画像が重なった場合の優先
処理は、図15、図16、図17で示した様に、簡単な
数個の論理ゲートで対処できる。 【0044】(4)また、カラーデータに対しても、外
部に図形領域(2ビット以上のコードデータ)の比較判
定部を付加することで容易に実現できる。 【0045】(5)なお、記憶素子群と比べて、本発明
を実現するために必要となる回路構成の規模は、その占
める比率が極めて小さいため、同一メモリチップ内での
LSI化に非常に有利である。 【0046】 【発明の効果】以上述べた様に、本発明によれば、メモ
リサイクルを短縮でき、また、1回のライトサイクル
で、リード、モディファイ、ライトの3つの処理が実行
できるため、処理の高速化を実現することができるとい
う効果が得られる。 【0047】更に、画像が重なった場合の優先処理及び
カラーデータに対する処理が容易に実現できるという効
果が得られる。
【図面の簡単な説明】 【図1】図形合成を説明するための図である。 【図2】図1の図形合成を従来技術で実施する場合の処
理を示すフローチャート図である。 【図3】メモリの一般動作を示すタイミングチャート図
である。 【図4】論理機能付メモリの構成を説明するための図で
ある。 【図5】図4で示したメモリの動作モードを説明するた
めの図である。 【図6】論理機能を実現するための回路図である。 【図7】詳細真理値を説明するための図である。 【図8】詳細真理値を説明するための図である。 【図9】論理機能付メモリの構成を示すブロック図であ
る。 【図10】図9で示したメモリを用いた場合の図形合成
処理を示すフローチャート図である。 【図11】EOR論理機能を用いた場合の図形合成を説
明するための図である。 【図12】本発明に係る図形合成を説明するための図で
ある。 【図13】本発明に係る図形合成を説明するための図で
ある。 【図14】本発明に係る一実施例を説明するための図で
ある。 【図15】本発明に係る詳細な動作論理を説明するため
の図である。 【図16】本発明に係る一実施例を示す回路図である。 【図17】本発明に係るカラーデータを用いる場合の一
実施例を説明するための図である。 【符号の説明】 1…制御回路、 2…記憶素子 4…優先
制御部 SEL…セレクタ FC…論理機能部
【手続補正書】 【提出日】平成8年9月5日 【手続補正1】 【補正対象書類名】明細書 【補正対象項目名】発明の名称 【補正方法】変更 【補正内容】 【発明の名称】データ処理装置 【手続補正2】 【補正対象書類名】明細書 【補正対象項目名】特許請求の範囲 【補正方法】変更 【補正内容】 【特許請求の範囲】 .複数の記憶回路と、データバスを介して前記複数の
記憶回路と電気的に接続されたプロッセッサとを有する
データ処理装置であって、 前記複数の記憶回路に指示信号が共通に入力され、 前記複数の記憶回路の各々は、 記憶素子と、 外部からのデータを入力するデータ入力部と、前記記憶
素子に対して複数の異なったモードでライト動作を実行
する制御手段と、複数の異なったモードから任意の一つ
のモードを選択する前記指示信号を入力する指示信号入
力部とを具備して成り、当該指示信号入力部に入力され
る前記指示信号は、前記制御手段のライト動作に先立っ
た任意の時点で、かつ電源投入およびリフレッシュ動作
とは無関係な任意の時点で入力され、前記制御手段は前
記データ入力部から入力されるデータに対し、任意の時
点に前記指示信号入力部から入力された前記指示信号に
基づき、任意の時点でモードを選択してライト動作を実
行し、次に前記指示信号入力部から他の異なるモードを
選択する前記指示信号が入力されるまで、前記選択され
たモードでライト動作を実行することを特徴とするデー
タ処理装置。 .前記複数の記憶回路の前記指示信号入力部に複数ビ
ットのコードデータである前記指示信号が共通に入力さ
れることを特徴とする特許請求の範囲第1項に記載のデ
ータ処理装置。 .前記記憶素子はダイナミック・ランダム・アクセス
メモリであることを特徴とする特許請求の範囲第1項、
又は第2項記載のデータ処理装置。 .前記指示信号は前記プロセッサから供給されること
を特徴とする特許請求の範囲第1項、又は第2項、又は
第3項記載のデータ処理装置。 .複数の記憶回路と、データバスを介して前記複数の
記憶回路と電気的に接続されたプロッセッサとを有する
データ処理装置であって、前記複数の記憶回路に指示信
号が共通に入力され、前記複数の記憶回路の各々は、記
憶素子と、外部からのデータを入力するデータ入力部
と、前記半導体記憶素子に対して複数の異なったモード
でライト動作を実行する制御手段と、複数の異なったモ
ードから任意の一つのモードを選択する前記指示信号を
入力する指示信号入力部とを具備して成り、当該指示信
号入力部に入力される前記指示信号は、複数の共通なラ
イト動作に先立った任意の時点で、かつ電源投入および
リフレッシュ動作とは無関係な任意の時点で入力され、
前記指示信号は前記複数のライト動作に対して共通のモ
ードを選択し、前記制御手段は前記データ入力部から入
力されるデータに対し、任意の時点に前記指示信号入力
部から入力された前記指示信号に基づき、任意の時点で
前記共通のモードを選択して前記共通のライト動作を実
行し、次に前記指示信号入力部から他の異なるモードを
選択する前記指示信号が入力されるまで、前記共通に選
択されたモードで前記複数のライト動作を実行すること
を特徴とするデータ処理装置。 .前記複数の記憶回路の前記指示入力部に複数ビット
のコードデータである前記指示信号が共通に入力される
ことを特徴とする特許請求の範囲第5項に記載のデータ
処理装置。 .前記記憶素子はダイナミック・ランダム・アクセス
メモリであることを特徴とする特許請求の範囲第5項、
又は第6項記載のデータ処理装置。 .前記指示信号は前記プロセッサから供給されること
を特徴とする特許請求の範囲第5項、又は第6項、又は
第7項記載のデータ処理装置。 【手続補正3】 【補正対象書類名】明細書 【補正対象項目名】0001 【補正方法】変更 【補正内容】 【0001】 【発明の属する利用分野】本発明は、プロセッサにデー
タバスを介して複数の記憶回路を接続したデータ処理装
置に関する。 【手続補正4】 【補正対象書類名】明細書 【補正対象項目名】0009 【補正方法】変更 【補正内容】 【0009】本発明の目的は、複数の記憶装置の共通モ
ードのライト動作を指示するモード設定の処理ステップ
を小さくしたデータ処理装置を提供することにある。 【手続補正5】 【補正対象書類名】明細書 【補正対象項目名】0010 【補正方法】変更 【補正内容】 【0010】 【課題を解決するための手段】本発明で開示される代表
的な実施形態は、複数の記憶回路と、データバスを介し
て前記複数の記憶回路と接続されたプロッセッサとを有
するデータ処理装置であって、前記複数の記憶回路に指
示信号(S0〜S3)が共通に入力され、前記複数の記憶回路
の各々は、記憶素子(2)と、外部からのデータ(Di)を入
力するデータ入力部と、前記記憶素子(2)に対して複数
の異なったモードでライト動作を実行する制御手段(1,S
EL0,SEL1,INV)と、複数の異なったモードから任意の一
つのモードを選択する前記指示信号(S0〜S3)を入力する
指示信号入力部とを具備して成り、当該指示信号入力部
に入力される前記指示信号(S0〜S3)は、前記制御手段
(1,SEL0,SEL1,INV)のライト動作に先立った任意の時点
で、かつ電源投入およびリフレッシュ動作とは無関係な
任意の時点で入力され、前記制御手段(1,SEL0,SEL1,IN
V)は前記データ入力部から入力されるデータに対し、任
意の時点に前記指示信号入力部から入力された前記指示
信号(S0〜S3)に基づき、任意の時点でモードを選択して
ライト動作を実行し、次に前記指示信号入力部から他の
異なるモードを選択する前記指示信号(S0〜S3)が入力さ
れるまで、前記選択されたモードでライト動作を実行す
ることを特徴とする。 【作用】本発明によれば、複数の1チップ半導体記憶装
置の共通モードのライト動作を実行させるに際して、複
数の1チップ半導体記憶装置の共通モードの設定は第2
の外部端子に共通に入力される指示信号(S0〜S3)に従っ
て成されるため、複数の1チップ半導体記憶装置の共通
モードのライト動作を指示するモード設定の処理ステッ
プを小さくしたデータ処理装置を提供することができ
る。 【手続補正6】 【補正対象書類名】明細書 【補正対象項目名】0011 【補正方法】削除 【手続補正7】 【補正対象書類名】明細書 【補正対象項目名】0012 【補正方法】削除 【手続補正8】 【補正対象書類名】明細書 【補正対象項目名】0013 【補正方法】削除 【手続補正9】 【補正対象書類名】明細書 【補正対象項目名】0014 【補正方法】変更 【補正内容】 【0014】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。まず、本発明に係わる記憶回路について説
明する。この記憶回路は、例えば、前述した画像の合成
処理(データの書換え処理)の高速化を図るために、記
憶素子に既に記憶されているデータを修正し、同一アド
レスの記憶素子へその修正データを再び書込む処理機能
と、外部データの記憶素子への書込み処理機能とを有す
る。本実施例では、上記の2つの機能を持つ記憶回路
を、次の点に着目して実現しており、図3を用いて説明
する。図3は、外部からD−RAM(Dynamic-RandomAc
cess Memory)へのデータ書込み処理を示したものであ
り、この時、D−RAMはリードライトサイクルとし
た。図3において、ADRは外部からのアドレス、WR
は外部からのライトリクエストで、これら2つの信号
(ADR,WR)は例えばマイクロプロセッサから与え
られる。また、RASは行アドロスストロープ、CAS
は列アドレスストローブ、Aは列及び行アドレスが時分
割に発生されるアドレス信号、WEはライトイネーブ
ル、Doはリードデータ、Zは外部(マイクロプロセッ
サ)からのデータで、これらの信号はZを除いて例えば
DRAMコントローラ等から生成されるコントロール信
号である。すなわち、 (I)図3に示した様に、一般にリードライトサイクル
では、1回のメモリアクセスは、リードサイクル(I)
で開始し、ライトイネーブルWEによるライトサイクル
(III)が実行される。 (II)従って、上記リードサイクル(I)とライトサイ
クル(III)の間には、リードデータDoと外部データZ
が同時に存在する区間(II)が表われる。 (III)この区間(II)を修正区間とし、 (IV)更に、この修正制御を外部データZによって行う
ことが可能となる。 【手続補正10】 【補正対象書類名】明細書 【補正対象項目名】0026 【補正方法】変更 【補正内容】 【0026】以上述べたように本発明を用いることによ
り、図1、図2を用いた従来の画像の合成処理は、図1
0に示したように処理を簡素化できる。すなわち、図1
0と図9との対応からも明らかなように、処理ステップ
P1でライト動作のモードを指示する入力選択信号S
0,S1,S2,S3が入力されると、制御回路1で構
成される制御部、及びセレクタSEL0、1で構成され
るセレクタ部は、入力されるデータDiに対し、入力選択
信号S0,S1,S2,S3によって指示されたライト
動作を処理ステップP3で実行する。図10からも明ら
かなように、処理ステップP3では、次に処理ステップ
P1で他の異なるモードを選択する入力選択信号S0,
S1,S2,S3が入力されるまで先に選択されたモー
ドでライト動作を実行する。この際、処理ステップP1
での、入力選択信号S0,S1,S2,S3の入力は、
第10図からも明らかなように、処理ステップP3にお
けるライト動作に先立った任意の時点であれば足り、例
えば電源投入、およびリフレッシュ動作とは無関係な任
意の時点で入力される。すなわち、上記のように構成す
ることにより、共通モードのライト動作を実行させるに
際し、共通モードの設定は入力される入力選択信号S
0,S1,S2,S3によって成されるため、共通モー
ドのライト動作を指示するモード設定ステップを小さ
く、すなわち簡素化することができる。 【手続補正11】 【補正対象書類名】明細書 【補正対象項目名】0046 【補正方法】変更 【補正内容】 【0046】 【発明の効果】本発明によれば、複数の記憶回路の共通
モードのライト動作を指示するモード設定の処理ステッ
プを小さくしたデータ処理装置を提供することができ
る。 【手続補正12】 【補正対象書類名】明細書 【補正対象項目名】0047 【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 榎本 博道 神奈川県秦野市堀山下1番地株式会社日立 製作所神奈川工場内 (72)発明者 京田 正 神奈川県秦野市堀山下1番地株式会社日立 製作所神奈川工場内

Claims (1)

  1. 【特許請求の範囲】 1.データの読出し、書込み及び保存が任意に行えるデ
    ュアルポート記憶回路において、入力ポート側に出力ポ
    ートからの記憶データと外部からの書込みデータのどち
    らかを選択する選択回路と、該選択回路の制御信号は該
    出力ポートからの記憶データと該外部からの書込みデー
    タと外部から得られる該出力ポートからの記憶データ或
    いは外部からの書込みデータの優先指定信号を用いて導
    出する回路で構成される制御回路を備えたことを特徴と
    する記憶回路。 2.特許請求の範囲第1項記載の記憶回路において、前
    記制御回路は、前記外部からの書込みデータと前記出力
    ポート側の記憶データが両者共に真に記憶したい領域と
    それ以外のデータとに分けた場合に、該外部からの書込
    みデータと該出力ポート側の記憶データとが共に真に記
    憶したい領域であると、前記優先指定信号が該外部から
    の書込みデータを指定した時は該外部からの書込みデー
    タを前記選択回路が選択し、該優先指定信号が該出力ポ
    ート側の記憶データを指定すると該記憶データを該選択
    回路が選択し、また該書込みデータ及び該記憶データが
    共に真に記憶したい領域でない場合には該記憶データを
    該選択回路は選択し、該書込みデータのみが真に記憶し
    たい領域のデータであれば該書込みデータを、該出力ポ
    ート側の記憶データのみが真に記憶する領域のデータで
    あれば該出力ポート側の記憶データを該選択回路が選択
    することを特徴とする記憶回路。
JP8210827A 1996-08-09 1996-08-09 データ処理装置 Pending JPH09251419A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8210827A JPH09251419A (ja) 1996-08-09 1996-08-09 データ処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8210827A JPH09251419A (ja) 1996-08-09 1996-08-09 データ処理装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP60105847A Division JP2886855B2 (ja) 1984-10-05 1985-05-20 画像表示装置

Publications (1)

Publication Number Publication Date
JPH09251419A true JPH09251419A (ja) 1997-09-22

Family

ID=16595780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8210827A Pending JPH09251419A (ja) 1996-08-09 1996-08-09 データ処理装置

Country Status (1)

Country Link
JP (1) JPH09251419A (ja)

Similar Documents

Publication Publication Date Title
JPS62295134A (ja) 画素プロセサ
JPH0429069B2 (ja)
JP2797435B2 (ja) 表示コントローラ
US5448519A (en) Memory device
JP2886855B2 (ja) 画像表示装置
US6643189B2 (en) Memory device
US4988985A (en) Method and apparatus for a self-clearing copy mode in a frame-buffer memory
JPH09251419A (ja) データ処理装置
JPH09212152A (ja) データ処理装置
JPH0325684A (ja) 画像描画制御装置
JPH06133241A (ja) 画面表示装置
JPH06301772A (ja) 画像処理用lsi
JP3036441B2 (ja) 1チップメモリデバイス
JP3085299B2 (ja) 情報処理システム
JP3285033B2 (ja) 情報処理システム
JP3075280B2 (ja) 情報処理システム
JPS6148174B2 (ja)
JPH0713555A (ja) 1チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム
JPH06318172A (ja) 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム
JP2769384B2 (ja) 演算制御icおよび情報処理装置
JPH0863384A (ja) 1チップ半導体記憶装置およびそれを用いたデータ処理装置
JPH06318169A (ja) 1チップメモリデバイス
JPH0863385A (ja) 記憶回路
JPH09146825A (ja) 半導体集積回路装置
JPH0863386A (ja) 記憶回路