JPH06318172A - 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム - Google Patents
複数メモリデバイスへのリード又はライト動作制御方法およびそのシステムInfo
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- JPH06318172A JPH06318172A JP4217494A JP4217494A JPH06318172A JP H06318172 A JPH06318172 A JP H06318172A JP 4217494 A JP4217494 A JP 4217494A JP 4217494 A JP4217494 A JP 4217494A JP H06318172 A JPH06318172 A JP H06318172A
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Abstract
(57)【要約】 （修正有）
【目的】外部デバイスからの複数メモリデバイスへの一
括事前設定によって、外部デバイスからのデータとは無
関係に、各メモリデバイス内部の記憶素子に対するデー
タの書換えを容易、かつ高速に行なう。 【構成】記憶素子２に対して書き込み信号を発生させる
発生手段を備えた実行手段を有するメモリデバイスを複
数設けて、外部デバイスと前記各メモリデバイスとをバ
スを介して接続し、各記憶素子２へのリード若しくはラ
イト動作を実行する各実行手段による各記憶素子２への
リード又はライト動作を制御するシステムであって、各
記憶素子２へのリード又はライト動作を実行するに先立
って、外部デバイスがリード又はライト動作のモードを
指示する指示信号をバスを介して各実行手段に一括設定
する設定手段を備え、各実行手段は、設定手段によって
一括設定された指示信号に基づいて各発生手段からの書
き込み信号を各記憶素子２に書き込む。
括事前設定によって、外部デバイスからのデータとは無
関係に、各メモリデバイス内部の記憶素子に対するデー
タの書換えを容易、かつ高速に行なう。 【構成】記憶素子２に対して書き込み信号を発生させる
発生手段を備えた実行手段を有するメモリデバイスを複
数設けて、外部デバイスと前記各メモリデバイスとをバ
スを介して接続し、各記憶素子２へのリード若しくはラ
イト動作を実行する各実行手段による各記憶素子２への
リード又はライト動作を制御するシステムであって、各
記憶素子２へのリード又はライト動作を実行するに先立
って、外部デバイスがリード又はライト動作のモードを
指示する指示信号をバスを介して各実行手段に一括設定
する設定手段を備え、各実行手段は、設定手段によって
一括設定された指示信号に基づいて各発生手段からの書
き込み信号を各記憶素子２に書き込む。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ（Ｒamdom Ａcc
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な複数メモリデバイスへのリード又
はライト動作制御方法およびそのシステムに関するもの
である。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。この
ため画像エリアＭ１は、複数のメモリデバイスで構成さ
れることになる。従って図２で示した一連の処理は、デ
ータをＢyte単位で処理した場合でも、その繰返し回数
は１０6のオーダとなる。 【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがパスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、パスの占有率が高くなり、パス負荷が
増大する。 【０００６】（２）また、低速パスであったり、パスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、外部デバイスからの複数
メモリデバイスへの一括事前設定によって外部デバイス
からのデータとは無関係に各メモリデバイス内部の記憶
素子に対するデータの書換えが容易に且つ高速で行なう
ことができるようした複数メモリデバイスへのリード又
はライト動作制御方法およびそのシステムを提供するこ
とにある。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、記憶素子と該記憶素子に対して書き込み
信号を発生させる発生手段を備えた実行手段とを有する
メモリデバイスを複数設けて外部デバイスと前記各メモ
リデバイスとをバスを介して接続し、前記各記憶素子へ
のリード又はライト動作を実行する前記各実行手段によ
る前記各記憶素子へのリード又はライト動作を制御する
方法であって、前記各記憶素子へのリード又はライト動
作を実行するに先立って、前記外部デバイスがリード又
はライト動作のモードを指示する指示信号を前記バスを
介して前記各実行手段に一括設定し、前記各実行手段
は、前記一括設定された指示信号に基づいて前記各発生
手段からの書き込み信号（“１”又は“０”）を前記各
記憶素子に書き込むことを特徴とする複数メモリデバイ
スへのリード又はライト動作制御方法である。 【００１１】また本発明は、記憶素子と該記憶素子に対
して書き込み信号を発生させる発生手段を備えた実行手
段とを有するメモリデバイスを複数設けて外部デバイス
と前記各メモリデバイスとをバスを介して接続し、前記
各記憶素子へのリード又はライト動作を実行する前記各
実行手段による前記各記憶素子へのリード又はライト動
作を制御するシステムであって、前記各記憶素子へのリ
ード又はライト動作を実行するに先立って、前記外部デ
バイスがリード又はライト動作のモードを指示する指示
信号を前記バスを介して前記各実行手段に一括設定する
設定手段を備え、前記各実行手段は、前記設定手段によ
って一括設定された指示信号に基づいて前記各発生手段
からの書き込み信号（“１”又は“０”）を前記各記憶
素子に書き込むように構成したことを特徴とする複数メ
モリデバイスへのリード又はライト動作制御システムで
ある。 【００１２】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。 【００１３】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１４】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１５】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Ｄynam
ic-Ｒamdom Ａccess Ｍemory）へのデータ書込み処理を
示したものであり、この時、Ｄ−ＲＡＭはリードライト
サイクルとした。図３において、ＡＤＲは外部からのア
ドレス、ＷＲは外部からのライトリクエストで、これら
２つの信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッ
サから与えられるものとする。また、ＲＡＳは行アドロ
スストロープ、ＣＡＳは列アドレスストローブ、Ａは列
及び行アドレスが時分割に発生されるアドレス信号、Ｗ
Ｅはライトイネーブル、ＤＯはリードデータ、Ｚは外部
（マイクロプロセッサ）からのデータで、これらの信号
はＺを除いて例えばＤＲＡＭコントローラ等から生成さ
れるコントロール信号である。すなわち、（Ｉ）図３に
示した様に、一般にリードライトサイクルでは、１回の
メモリアクセスは、リードサイクル（Ｉ）で開始し、ラ
イトイネーブルＷＥによるライトサイクル(III）が実行
される。 【００１６】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。 【００１７】（III）この区間（II）を修正区間とし、
（IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。 【００１８】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１９】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００２０】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。 【００２１】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００２２】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。 【００２３】 【数１】 【００２４】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。なお図９に示すごとく、“０”およ
び“１”の信号を発生させる手段を有し、これら“０”
および“１”の信号がセレクタＳＥＬ０，１に入力され
ていることは明らかである。 【００２５】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２６】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのパスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記数１で表わせる制御回路１の動作（ライトデータＺ
の値）を表わしている。例えば、図１に示した様な画像
処理（ＯＲ演算：Ｃase１）では、入力選択信号Ｓ０，
Ｓ１＝（１１），Ｓ２，３＝（１０）とすることでデー
タＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が選択さ
れる。これらデータＸ，Ｙの値を前記制御回路１の動作
を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄo のＯ
Ｒ演算が実行できることがわかる。従って、本発明によ
れば図１に示した複数のメモリデバイスで構成された画
像エリアＭ１，Ｍ２内のデータに対する画像処理は図１
０に示した様に、最初の１ステップで入力選択信号Ｓ
０，１，２，３を指定（Ｆunetionの指定）して動作モ
ードを事前設定し、その後は合成したい画像データを格
納エリアＭ２からＲｅａｄし、画像エリアＭ１への単な
るＷｒｉｔｅ動作だけで図１に示した画像処理が実行で
きる。従って入力選択信号Ｓ０，１，２，３は複数のメ
モリデバイスの全てに共通に接続されていることは明ら
かである。また、本発明は図８に示した様に多種の論理
機能が実行可能である。 【００２７】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、ＦunetionとしてはＥＯ
Ｒ機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１
０）として前述した画像の合成（図１）の場合と同様に
図１０の如く処理を行なうことができる。従って、外部
から入力される入力選択信号Ｓ０，１，２，３の値を変
えることにより、図６に示した様な多種の論理機能が容
易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶素
子２とのリード、モディファイ、ライトが実行できる。 【００２８】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。 【００２９】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，３＝（００）または（１０）を指定す
ることにより、データＸ，Ｙとして内部で発生した信号
“０”または信号“１”を選択してＺ＝０または１とし
て記憶素子に書き込むことができる。 【００３０】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００３１】以上説明した如く、本実施例によれば、次
の効果が得られる。 【００３２】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００３３】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。 【００３４】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。 【００３５】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 【００３６】 【発明の効果】本発明によれば、各メモリデバイス内に
記憶素子への書き込み信号（“１”又は“０”）を発生
する信号発生手段を持ち、この書き込み信号を用いて外
部デバイスからの複数のメモリデバイスへの一括事前設
定によって各記憶素子のデータを書換えるように構成さ
れているので、外部デバイスからの一括事前設定によっ
て外部デバイスからのデータとは無関係に各メモリデバ
イス内部の記憶素子に対するデータ書換えを容易に且つ
高速に行なうことができる効果を奏する。
ess Ｍemory）に係り、特に記憶データのＲead-Ｍodify
-Ｗrite 動作に好適な複数メモリデバイスへのリード又
はライト動作制御方法およびそのシステムに関するもの
である。 【０００２】 【従来の技術】図１、図２に示す様な画像処理を例に取
り、従来技術の説明を行なう。図１において、Ｍ１はＣ
ＲＴ（Ｃatdode Ｒay Ｔube）画面と１対１に対応する
画像エリア、Ｍ２は合成する画像データが格納してある
格納エリア、ＦＣは画像エリアＭ１のデータと格納エリ
アＭ２のデータの合成を行なうためのＭｏｄｉｆｙ機能
である。また図２において、Ｓ１は画像エリアＭ１から
データをＲｅａｄする処理ステップ、Ｓ２は格納エリア
Ｍ２からデータをＲｅａｄする処理ステップ、Ｓ３はＲ
ｅａｄした画像エリアＭ１と格納エリアＭ２のデータを
合成するための処理ステップ、Ｓ４はステップＳ３で得
られた合成データを画像エリアＭ１へのＷｒｉｔｅ処理
ステップである。 【０００３】図１で示した画像処理の例では、単なる合
成のため、図２における処理ステップは論理和機能とな
る。 【０００４】一方、対象となる画像エリアＭ１のデータ
量は、通常１００Ｋ〜数ＭＢyteと大容量となる。この
ため画像エリアＭ１は、複数のメモリデバイスで構成さ
れることになる。従って図２で示した一連の処理は、デ
ータをＢyte単位で処理した場合でも、その繰返し回数
は１０6のオーダとなる。 【０００５】このため、従来では、下記のような課題を
生じている。即ち、 （１）図２に示した様に本処理ではその殆んどがパスを
使用するパスサイクル（Ｓ１，Ｓ２，Ｓ４）で占められ
ている。従って、パスの占有率が高くなり、パス負荷が
増大する。 【０００６】（２）また、低速パスであったり、パスの
占有制御等のオーバヘッドにより、実際の処理時間が大
きい。 【０００７】（３）更に、図２の例では静的なステップ
数は４ステップと少ないが、扱うデータ量が非常に多い
ため、動的なステップ数が膨大な量となり、処理時間が
大きい。 【０００８】なお、この種の処理を行なう記憶回路とし
て関連するものには、例えば、特開昭５９−６０６５８
号公報が挙げられる。 【０００９】 【発明が解決しようとする課題】本発明の目的は、上記
従来技術の課題を解決すべく、外部デバイスからの複数
メモリデバイスへの一括事前設定によって外部デバイス
からのデータとは無関係に各メモリデバイス内部の記憶
素子に対するデータの書換えが容易に且つ高速で行なう
ことができるようした複数メモリデバイスへのリード又
はライト動作制御方法およびそのシステムを提供するこ
とにある。 【００１０】 【課題を解決するための手段】本発明は、上記目的を達
成するために、記憶素子と該記憶素子に対して書き込み
信号を発生させる発生手段を備えた実行手段とを有する
メモリデバイスを複数設けて外部デバイスと前記各メモ
リデバイスとをバスを介して接続し、前記各記憶素子へ
のリード又はライト動作を実行する前記各実行手段によ
る前記各記憶素子へのリード又はライト動作を制御する
方法であって、前記各記憶素子へのリード又はライト動
作を実行するに先立って、前記外部デバイスがリード又
はライト動作のモードを指示する指示信号を前記バスを
介して前記各実行手段に一括設定し、前記各実行手段
は、前記一括設定された指示信号に基づいて前記各発生
手段からの書き込み信号（“１”又は“０”）を前記各
記憶素子に書き込むことを特徴とする複数メモリデバイ
スへのリード又はライト動作制御方法である。 【００１１】また本発明は、記憶素子と該記憶素子に対
して書き込み信号を発生させる発生手段を備えた実行手
段とを有するメモリデバイスを複数設けて外部デバイス
と前記各メモリデバイスとをバスを介して接続し、前記
各記憶素子へのリード又はライト動作を実行する前記各
実行手段による前記各記憶素子へのリード又はライト動
作を制御するシステムであって、前記各記憶素子へのリ
ード又はライト動作を実行するに先立って、前記外部デ
バイスがリード又はライト動作のモードを指示する指示
信号を前記バスを介して前記各実行手段に一括設定する
設定手段を備え、前記各実行手段は、前記設定手段によ
って一括設定された指示信号に基づいて前記各発生手段
からの書き込み信号（“１”又は“０”）を前記各記憶
素子に書き込むように構成したことを特徴とする複数メ
モリデバイスへのリード又はライト動作制御システムで
ある。 【００１２】また本発明は、例えば前述した画像の合成
処理（データの書換え処理）の高速化を図るために、下
記の２つの機能を合わせ持つ記憶回路で構成したことに
ある。 【００１３】ａ）記憶素子に既に記憶されているデータ
を修正し、同一アドレスの記憶素子へその修正データを
再び書き込む処理機能。 【００１４】ｂ）一般的な外部データの記憶素子への書
き込み処理機能。 【００１５】また、本発明では、上記した２つの機能を
持つ記憶回路を、次の点に着眼して実現しており、図３
を用いて説明する。図３は外部からＤ−ＲＡＭ（Ｄynam
ic-Ｒamdom Ａccess Ｍemory）へのデータ書込み処理を
示したものであり、この時、Ｄ−ＲＡＭはリードライト
サイクルとした。図３において、ＡＤＲは外部からのア
ドレス、ＷＲは外部からのライトリクエストで、これら
２つの信号（ＡＤＲ，ＷＲ）は例えばマイクロプロセッ
サから与えられるものとする。また、ＲＡＳは行アドロ
スストロープ、ＣＡＳは列アドレスストローブ、Ａは列
及び行アドレスが時分割に発生されるアドレス信号、Ｗ
Ｅはライトイネーブル、ＤＯはリードデータ、Ｚは外部
（マイクロプロセッサ）からのデータで、これらの信号
はＺを除いて例えばＤＲＡＭコントローラ等から生成さ
れるコントロール信号である。すなわち、（Ｉ）図３に
示した様に、一般にリードライトサイクルでは、１回の
メモリアクセスは、リードサイクル（Ｉ）で開始し、ラ
イトイネーブルＷＥによるライトサイクル(III）が実行
される。 【００１６】（II）従って、上記リードサイクル（Ｉ）
とライトサイクル（III）の間には、リードデータＤＯ
と外部データＺが同時に存在する区間（II）が表われ
る。 【００１７】（III）この区間（II）を修正区間とし、
（IV）更に、この修正制御を外部データＺによって行な
うことは可能とする。 【００１８】 【実施例】以下、本発明の一実施例を図３〜図１１を用
いて説明する。図３は、上述した様にＤ−ＲＡＭのタイ
ムチャートである。図４は、本発明の一実施例を示すブ
ロック図、図５は図４に示した実施例の動作原理の説明
図、図６は図５に示した動作原理を実現した回路例を示
す図、図７は図６の動作の詳細を説明する図である。 【００１９】図４において、１は制御回路、２は記憶素
子、３はＤ−ＲＡＭコントローラ、Ｘ，Ｙは外部からの
データ、Ｚは記憶素子へのライトデータ、ＤＯは記憶素
子からのリードデータ、Ａ，ＣＡＳ，ＲＡＳ，ＷＥ，Ａ
ＤＲ，ＷＲは前記した図３と同種の信号である。なお、
図３で示した外部データＺを、ここでは（図４）制御回
路１を介した記憶素子２へのライトデータＺに書換えて
いる。 【００２０】図４に示した様に本発明は、制御回路１に
おいて、リードデータＤＯを外部データＸ，Ｙで制御、
修正して記憶素子２に書込む。この制御動作を図５に示
す。図５において、モードＩは外部データＹをライトデ
ータＺとするモード、モードIIはリードデータＤＯをラ
イトデータＺとするモードである。図５に示す様に外部
データＸ，Ｙによって、すなわち外部からの制御で記憶
素子２のリードデータＤＯを修正、書込み（モードI
I）、或いは外部データＹの書込み処理（モードＩ）、
の２つのモードを制御することができる。この２つのモ
ードの制御は、（Ｉ）モードＩ，IIの指定を外部データ
Ｘで行ない、（II）モードIIにおけるリードデータＤＯ
の非反転、反転の指定（修正）は外部データで行なう。 【００２１】上記した動作と実現する具体的な回路例を
図６に示す。また、その動作の詳細真理値を図７に示
す。図６、図７に示す様に、本発明は２つの論理の組合
わせによって実現できる。 【００２２】また、上記した動作は、図３に示した如く
１メモリサイクルの間に実行完了することができる。一
方、図６に示した回路は次の論理式（数１）で表わされ
る。 【００２３】 【数１】 【００２４】また、外部から制御可能なデータＸ，Ｙの
取り得る値として（数１）式に、信号“０”、信号
“１”、例えばマイクロプロセッサ（外部デバイス）か
らのバスデータＤi 、その反転データＤi’を割当て、
整理すると、図８に示す如き二項論理演算結果が得られ
る。これを実際の回路にして図４と組合わせたものを図
９に示す。図９において、ＳＥＬ０，１は４人力のセレ
クタ、Ｓ０，Ｓ１はセレクタＳＥＬ０の入力選択信号、
Ｓ２，Ｓ３はセレクタＳＥＬ１の入力選択信号、ＩＮＶ
は反転素子である。なお図９に示すごとく、“０”およ
び“１”の信号を発生させる手段を有し、これら“０”
および“１”の信号がセレクタＳＥＬ０，１に入力され
ていることは明らかである。 【００２５】以下、図１、図８、図９、図１０を用い
て、具体的に動作例を説明する。 【００２６】図８に示す様に、外部入力選択信号Ｓ０，
Ｓ１はセレクタＳＥＬ０の選択信号であり、この信号Ｓ
０，Ｓ１によってデータＸの値を決定する。同様に入力
選択信号Ｓ２，Ｓ３によって、データＹが決定される。
これらのデータＸ，Ｙの取り得る値としては、前述の如
く、内部で発生した信号“０”、信号“１”、マイクロ
プロセッサからのパスデータＤi 、その反転データＤ
i’とし、図９に示した様にマイクロプロセッサ（外部
デバイス）から入力される入力選択信号Ｓ０，Ｓ１，Ｓ
２，Ｓ３により、各セレクタＳＥＬ０，１はそれぞれ上
記４つの信号のうちの１つが選択される。図８には、入
力選択信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とセレクタＳＥＬ
０，１の出力であるデータＸ，Ｙとの関係を示し、更に
前記数１で表わせる制御回路１の動作（ライトデータＺ
の値）を表わしている。例えば、図１に示した様な画像
処理（ＯＲ演算：Ｃase１）では、入力選択信号Ｓ０，
Ｓ１＝（１１），Ｓ２，３＝（１０）とすることでデー
タＸ，ＹはそれぞれＸ＝反転Ｄi’，Ｙ＝Ｄi が選択さ
れる。これらデータＸ，Ｙの値を前記制御回路１の動作
を表わす（数１）式に代入すると、Ｚ＝Ｄi ＋Ｄo のＯ
Ｒ演算が実行できることがわかる。従って、本発明によ
れば図１に示した複数のメモリデバイスで構成された画
像エリアＭ１，Ｍ２内のデータに対する画像処理は図１
０に示した様に、最初の１ステップで入力選択信号Ｓ
０，１，２，３を指定（Ｆunetionの指定）して動作モ
ードを事前設定し、その後は合成したい画像データを格
納エリアＭ２からＲｅａｄし、画像エリアＭ１への単な
るＷｒｉｔｅ動作だけで図１に示した画像処理が実行で
きる。従って入力選択信号Ｓ０，１，２，３は複数のメ
モリデバイスの全てに共通に接続されていることは明ら
かである。また、本発明は図８に示した様に多種の論理
機能が実行可能である。 【００２７】従って、図１１に示した様に例えば任意に
移動するマウスカーソルの描画等も容易に可能になる。
図１１に示した様にマウスカーソル（Ｍ２）は、画像エ
リアＭ１内の画像と重なった場合でも、そのカーソルを
表示しなければならないため、ＦunetionとしてはＥＯ
Ｒ機能が必要になる。すなわち、このカーソル表示で
は、入力選択信号Ｓ０，１＝（０１），Ｓ２，３＝（１
０）として前述した画像の合成（図１）の場合と同様に
図１０の如く処理を行なうことができる。従って、外部
から入力される入力選択信号Ｓ０，１，２，３の値を変
えることにより、図６に示した様な多種の論理機能が容
易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶素
子２とのリード、モディファイ、ライトが実行できる。 【００２８】この様に図９の如き構成をとることで、マ
イクロプロセッサからのデータＤｉと記憶素子２のリー
ドデータＤｏとのＭｏｄｉｆｙとして図８に示した二項
論理演算を行なうことができる。なお、二項論理演算は
入力選択信号Ｓ０〜Ｓ３によって指定する。 【００２９】更に、例えば、入力選択信号Ｓ０，Ｓ１＝
（００），Ｓ２，３＝（００）または（１０）を指定す
ることにより、データＸ，Ｙとして内部で発生した信号
“０”または信号“１”を選択してＺ＝０または１とし
て記憶素子に書き込むことができる。 【００３０】以上述べたように実施例を用いることによ
り、図１、図２を用いた従来の画像の合成処理は、図１
０に示した様に処理を簡素化できる。なお、上述した実
施例は、図９に示した様に３つの機能、すなわち記憶素
子２で構成される記憶部、制御回路１で構成される制御
部、及びセレクタＳＥＬ０，１で構成されるセレクタ部
に分けられる。しかし、上記制御とセレクタ部の組合わ
せにより実現している機能は、図８に示した二項論理演
算機能であり、この機能は、他の手段でも容易に達成で
きる。 【００３１】以上説明した如く、本実施例によれば、次
の効果が得られる。 【００３２】（１）図１に示した様な処理を行なった場
合、図１０の如く、メモリサイクルを減少できるため、
前述した従来における欠点を無くすことができる。 【００３３】（２）また、マイクロプロセッサは、１回
のライトサイクルで、リード、モディファイ、ライトの
３つの処理を実行できるため、更に大きな処理時間の高
速化が図れる。 【００３４】（３）記憶素子群と比べて、本発明による
回路全体に占める比率が少ないため、容易にＬＳＩ化す
ることが可能である。 【００３５】（４）現在市販している６４Ｋ×４ｂｉｔ
のＤ−ＲＡＭの多くは、１つのＰｉｎがＮｏ−Ｃｏｎｎ
ｅｃｔｉｏｎとなっており、図１０に示した４点まで、
すなわち記憶素子２及び制御回路１をＬＳＩ化した場合
でもＰｉｎ数の増加にならず、極めてＬＳＩ化には有利
となる。 【００３６】 【発明の効果】本発明によれば、各メモリデバイス内に
記憶素子への書き込み信号（“１”又は“０”）を発生
する信号発生手段を持ち、この書き込み信号を用いて外
部デバイスからの複数のメモリデバイスへの一括事前設
定によって各記憶素子のデータを書換えるように構成さ
れているので、外部デバイスからの一括事前設定によっ
て外部デバイスからのデータとは無関係に各メモリデバ
イス内部の記憶素子に対するデータ書換えを容易に且つ
高速に行なうことができる効果を奏する。
【図面の簡単な説明】
【図１】画像処理を例にとり従来技術を説明するための
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
図である。 【図２】図１のフローチャートである。 【図３】Ｄ−ＲＡＭへのデータ書込み処理におけるタイ
ムチャートである。 【図４】本発明の一実施例を示すブロック図である。 【図５】図４の動作原理を説明するための図である。 【図６】図５の動作原理を実現する回路例を示す図であ
る。 【図７】図６の動作を説明するための図である。 【図８】入力選択信号とセレクタ出力との関係を示す図
である。 【図９】図８を実現するための回路図である。 【図１０】本発明を画像処理に適用した場合のフローチ
ャートである。 【図１１】本発明の別の適用例を説明するための図であ
る。 【符号の説明】 １…制御回路、 ２…記憶素子、 ＳＥＬ…セレクタ。
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フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 池上 充
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．記憶素子と該記憶素子に対して書き込み信号を発生
させる発生手段を備えた実行手段とを有するメモリデバ
イスを複数設けて外部デバイスと前記各メモリデバイス
とをバスを介して接続し、前記各記憶素子へのリード又
はライト動作を実行する前記各実行手段による前記各記
憶素子へのリード又はライト動作を制御する方法であっ
て、 前記各記憶素子へのリード又はライト動作を実行するに
先立って、前記外部デバイスがリード又はライト動作の
モードを指示する指示信号を前記バスを介して前記各実
行手段に一括設定し、 前記各実行手段は、前記一括設定された指示信号に基づ
いて前記各発生手段からの書き込み信号を前記各記憶素
子に書き込むことを特徴とする複数メモリデバイスへの
リード又はライト動作制御方法。 ２．記憶素子と該記憶素子に対して書き込み信号を発生
させる発生手段を備えた実行手段とを有するメモリデバ
イスを複数設けて外部デバイスと前記各メモリデバイス
とをバスを介して接続し、前記各記憶素子へのリード又
はライト動作を実行する前記各実行手段による前記各記
憶素子へのリード又はライト動作を制御するシステムで
あって、 前記各記憶素子へのリード又はライト動作を実行するに
先立って、前記外部デバイスがリード又はライト動作の
モードを指示する指示信号を前記バスを介して前記各実
行手段に一括設定する設定手段を備え、 前記各実行手
段は、前記設定手段によって一括設定された指示信号に
基づいて前記各発生手段からの書き込み信号を前記各記
憶素子に書き込むように構成したことを特徴とする複数
メモリデバイスへのリード又はライト動作制御システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217494A JPH06318172A (ja) | 1994-03-14 | 1994-03-14 | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217494A JPH06318172A (ja) | 1994-03-14 | 1994-03-14 | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208266A Division JPS6187194A (ja) | 1984-05-20 | 1984-10-05 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318172A true JPH06318172A (ja) | 1994-11-15 |
Family
ID=12628621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217494A Pending JPH06318172A (ja) | 1994-03-14 | 1994-03-14 | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06318172A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
-
1994
- 1994-03-14 JP JP4217494A patent/JPH06318172A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960658A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 論理機能を備えた半導体記憶装置 |
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