JPS6187194A - 記憶回路 - Google Patents
記憶回路Info
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- JPS6187194A JPS6187194A JP59208266A JP20826684A JPS6187194A JP S6187194 A JPS6187194 A JP S6187194A JP 59208266 A JP59208266 A JP 59208266A JP 20826684 A JP20826684 A JP 20826684A JP S6187194 A JPS6187194 A JP S6187194A
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- JP
- Japan
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- data
- memory
- selectors
- control circuit
- memory circuit
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、RA M (R4m11、 tm Ac b
aa −s M<tnt 4J= )に係り、特に記憶
データのしact−MりrlL71−YhL−を番動作
に好適な多機能の記憶回路に関する。
aa −s M<tnt 4J= )に係り、特に記憶
データのしact−MりrlL71−YhL−を番動作
に好適な多機能の記憶回路に関する。
第1図、第2図忙示す様な画像処理を例に@夕、従来技
術の説明を行なう。第1図において、MlはCB’l’
(CaiJLtel<ふンT−薯り画面と1対1に対
応する画像工9ア、M2は合成する画像データが格納し
である格納エリア、FCは画像エリアM1のデータと格
納工91M2のデータの合成を行なうためのM# d
L 71機能である。また第2図において、Slは画廉
工97M1からデータを几4adする処理ステ、プ、8
2は格納エリアM2からデータをR4aclする処理ス
テ、プ、8,6は数、4ad、 l、た画像エリアM1
と格納エリアM2のデータを合成するための処理ステ、
プ、84はステ、プS3で得られた合成データを画像工
91M1へのW4L14処理ステップである。
術の説明を行なう。第1図において、MlはCB’l’
(CaiJLtel<ふンT−薯り画面と1対1に対
応する画像工9ア、M2は合成する画像データが格納し
である格納エリア、FCは画像エリアM1のデータと格
納工91M2のデータの合成を行なうためのM# d
L 71機能である。また第2図において、Slは画廉
工97M1からデータを几4adする処理ステ、プ、8
2は格納エリアM2からデータをR4aclする処理ス
テ、プ、8,6は数、4ad、 l、た画像エリアM1
と格納エリアM2のデータを合成するための処理ステ、
プ、84はステ、プS3で得られた合成データを画像工
91M1へのW4L14処理ステップである。
第1図で示した画像処理の例では、単なる合成のため、
第2図における処理ステ、プは論理和機能となる。
第2図における処理ステ、プは論理和機能となる。
一方、対象となる画像エリアM1のデータ量は、通常1
00に〜数MBνχ番と大容量となる。従って第2図で
示した一連の処理は、データをByi4単位で処理した
場合でも、その繰返し回数は106のオーダとなる。
00に〜数MBνχ番と大容量となる。従って第2図で
示した一連の処理は、データをByi4単位で処理した
場合でも、その繰返し回数は106のオーダとなる。
このため、従来では、下記のような欠点を生じている。
即ち、
(リ 第2図に示した様に本処理ではその殆んどがパス
を使用するバスチイクル(s 1.828S4)で占め
られている。従って、パスの占有率が高くなカ、パス負
荷が増大する。
を使用するバスチイクル(s 1.828S4)で占め
られている。従って、パスの占有率が高くなカ、パス負
荷が増大する。
(2) また、低速パスであったり、パスの占有制御
等のオーバヘッド忙よシ、実際の処理時間が大きい。
等のオーバヘッド忙よシ、実際の処理時間が大きい。
(3)更に、第2図の列では静的なステ、プ数は4ステ
、プと少ないが、扱うデータ社が非常に多いため、動的
なステ、プ数が膨大な量となシ、処理時間が大きい。
、プと少ないが、扱うデータ社が非常に多いため、動的
なステ、プ数が膨大な量となシ、処理時間が大きい。
なお、この檜の処理を行なう記憶回路として関連するも
のには、飼えば、特公昭!59−26031号公報が挙
げられる。
のには、飼えば、特公昭!59−26031号公報が挙
げられる。
本発明の目的は、前述した従来技術の欠点を無くして、
パス負荷を減少し、また、処理時間を小さくした記憶回
路を提供することにある。
パス負荷を減少し、また、処理時間を小さくした記憶回
路を提供することにある。
上記目的を達成するために゛、本発明は、例えば前述し
た画像の合成処理(データの督換え処理)の高速化を図
るために、下記の2つの機能を合わせ持つ記憶回路であ
る。
た画像の合成処理(データの督換え処理)の高速化を図
るために、下記の2つの機能を合わせ持つ記憶回路であ
る。
リ 記憶素子に既忙記憶されているデータを修正し、同
一アドレスの記憶素子へその修正データを再び誓き込む
処理Iむ。
一アドレスの記憶素子へその修正データを再び誓き込む
処理Iむ。
4)一般的な外部データの記憶素子への書き込み処理機
能。
能。
また、本発明では、上記した2つの機能を持つ記憶回路
を、次の点に着眼して実現しておシ、第3図を用いて説
明する。牙3図は外部からD−几A M (Dy?La
mjc−Raxelam At、c、匂i Nkmth
y ) ヘのデータ書込み処理を示したものであり、こ
の時、D−RAMは9−ドライトナイクルとした。
を、次の点に着眼して実現しておシ、第3図を用いて説
明する。牙3図は外部からD−几A M (Dy?La
mjc−Raxelam At、c、匂i Nkmth
y ) ヘのデータ書込み処理を示したものであり、こ
の時、D−RAMは9−ドライトナイクルとした。
第3図において、ADHは外部からのアドレス、WEは
外部からのライドリクエストで、これら2つの信号(A
DR,WR)は例えばマイクロプロセツサから与えられ
るものとする。また、RASは行アトロスストロープ、
CASは列アドレスストローブ、Aは列及び行アドレス
が時分割に発生されるアドレス信号、Wliはライトイ
ネーブル、DOはり一ドデータ、2は外部(マイクロプ
ロセ、9−)からのデータで、これらの信号は2を除い
て例えばDRAMコントローラ等から生成されるコント
ロール信号でるる。
外部からのライドリクエストで、これら2つの信号(A
DR,WR)は例えばマイクロプロセツサから与えられ
るものとする。また、RASは行アトロスストロープ、
CASは列アドレスストローブ、Aは列及び行アドレス
が時分割に発生されるアドレス信号、Wliはライトイ
ネーブル、DOはり一ドデータ、2は外部(マイクロプ
ロセ、9−)からのデータで、これらの信号は2を除い
て例えばDRAMコントローラ等から生成されるコント
ロール信号でるる。
すなわち、
(1) 第3図に示した様に、一般VC9−ドライト
チイクルでは、1回のメモリアクセスは、リードナイク
ル([F])で開始し、ライトイネーブルWEKよるラ
イトチイクル(■)が実行される。
チイクルでは、1回のメモリアクセスは、リードナイク
ル([F])で開始し、ライトイネーブルWEKよるラ
イトチイクル(■)が実行される。
(1) 従うて、上記リードチイクル(■]とライト
チイクル(■)の間には、9−ドデータDOと外部ゲー
タ2が同時に存在する区間(■)が表われる。
チイクル(■)の間には、9−ドデータDOと外部ゲー
タ2が同時に存在する区間(■)が表われる。
(II この区間(■)を修正区間とし、(1v)
更に、この修正制御を外部ゲータZKよって行なうこ
とは可能とする。
更に、この修正制御を外部ゲータZKよって行なうこ
とは可能とする。
以下、本発明の一実施例を第5図〜第11図を用いて説
明する。第3図は、上述した様KD−RAMのタイムチ
ャートでるる。第4図は、本発明の一実施例を示すプロ
、り図、第5図は第4図に示した実施例の動作原理の説
明図、第6図は第5図に示した動作原理を実現した回路
例を示す図、オフ図は第6図の動作の詳細を説明する図
である。
明する。第3図は、上述した様KD−RAMのタイムチ
ャートでるる。第4図は、本発明の一実施例を示すプロ
、り図、第5図は第4図に示した実施例の動作原理の説
明図、第6図は第5図に示した動作原理を実現した回路
例を示す図、オフ図は第6図の動作の詳細を説明する図
である。
第4図において、1は制御回路、2は記憶素子、3はD
−RAMコントローラ、X、Yは外部からのデータ、Z
は記憶素子へのライトデータ、DOは記憶素子からの9
−ドデータ、A、CAS。
−RAMコントローラ、X、Yは外部からのデータ、Z
は記憶素子へのライトデータ、DOは記憶素子からの9
−ドデータ、A、CAS。
RAS、WE、ADH,WEは前記した第3図と同種の
信号である。なお、第3図で示した外部データ2を、こ
こでは(第4図ン制御回路1を介した記憶素子2へのラ
イトデータZK直換えている。
信号である。なお、第3図で示した外部データ2を、こ
こでは(第4図ン制御回路1を介した記憶素子2へのラ
イトデータZK直換えている。
第4図忙示した様に本発明は、制御回路1において、9
−ドデータDOを外部ゲータX、Yで制御、修正して記
憶素子2Vc4込む。この制御動作を第5図に示す。第
5図において、モードIは外部データYをライトデータ
Zとするモード、モードIは9−ドグータDOをライト
データ2とするモードである。第5図に示す様に外部デ
ータX、Yによって、すなわち外部からの制御で記憶素
子2のリードデータDOを修正、誓込み(モードH)、
或いは外部ゲータYの誓込み処理(モードI)%02つ
のモードを制御することができる。この2つのモードの
制御は、(1)モードI、夏の指定を外部データXで行
ない、(1)モードINKおける9−ドデータDOの非
反転、反転の指定(修正)は外部データで行なう。
−ドデータDOを外部ゲータX、Yで制御、修正して記
憶素子2Vc4込む。この制御動作を第5図に示す。第
5図において、モードIは外部データYをライトデータ
Zとするモード、モードIは9−ドグータDOをライト
データ2とするモードである。第5図に示す様に外部デ
ータX、Yによって、すなわち外部からの制御で記憶素
子2のリードデータDOを修正、誓込み(モードH)、
或いは外部ゲータYの誓込み処理(モードI)%02つ
のモードを制御することができる。この2つのモードの
制御は、(1)モードI、夏の指定を外部データXで行
ない、(1)モードINKおける9−ドデータDOの非
反転、反転の指定(修正)は外部データで行なう。
上記した動作と実現する具体的な回路例を第6図に示す
。また、その動作の詳idX埋値をオフ図に示す。第6
図、オフ図釦示す様に、本発明は2つの論理の組合わせ
釦よって実現でよる。
。また、その動作の詳idX埋値をオフ図に示す。第6
図、オフ図釦示す様に、本発明は2つの論理の組合わせ
釦よって実現でよる。
また、上記した動作は、第3図に示した如く1メモ9f
イクルの間KN行完了することができる。一方、オ6(
8)に示した回路は次の論理式(りで表わされる。
イクルの間KN行完了することができる。一方、オ6(
8)に示した回路は次の論理式(りで表わされる。
z=x−y+x−(y■Do ) −−一−−(1)ま
た、外部から制御可能なデータX、Yの覗)得る値とし
て(1)弐に、信号“0”、信号g1a″1例えばマイ
クロプロセ、すからのバスデータD↓、その反転データ
ヱを割当て、整理すると、第8図に示す如き二項論理演
算結果が得られる。これを実際の回路にして第4図と組
合わせたものをオ9図忙示す。オ9図忙おいで58EL
o、tは4入力のセレクタ、So、SlはセレクタSE
LO−の入力選択信号、82.83はセレクタSEL
1の入力選択信号、INVは反転素子である。
た、外部から制御可能なデータX、Yの覗)得る値とし
て(1)弐に、信号“0”、信号g1a″1例えばマイ
クロプロセ、すからのバスデータD↓、その反転データ
ヱを割当て、整理すると、第8図に示す如き二項論理演
算結果が得られる。これを実際の回路にして第4図と組
合わせたものをオ9図忙示す。オ9図忙おいで58EL
o、tは4入力のセレクタ、So、SlはセレクタSE
LO−の入力選択信号、82.83はセレクタSEL
1の入力選択信号、INVは反転素子である。
以下、第1因、第8因、第9因、第1o図を用いて、具
体的に動作例を説明する。
体的に動作例を説明する。
第8因に示す様に、入力選択信号So、S1はセレクタ
5ELoの選択信号であシ、この信号so。
5ELoの選択信号であシ、この信号so。
S11、ζよってデータXQ値を決定する。同種間入力
選択信号82.85によって、データYが決定される。
選択信号82.85によって、データYが決定される。
これらのデータX、Yの取)得る1直としては、前述の
如く、信号gol′、信号61aj、バスゲータD嶋そ
の反転データエとし、第9因に示した種間入力選択信号
So、81,82.83 Kよシ、各セレクタS E
L o、1はそれぞれ上記4つの信号のうちの1つが選
択される。第8因忙は、入力選択信号So、S1.82
.85と<vり数8ELO,1f)出力であるデータX
、Yとの関係を示し、更に前記(0式で表わせる制御回
路1の動作(ライトデータ2の値ンを炎わしている。例
えば、第1因忙示した様な画像処理(08演算; Ca
、aal )では、入力選択信号80.81 = (1
1) I 82.5電(10)とすることでデータX、
YはそれぞれX = D)、 Y = DLが選択され
る。これらデータX、Yの値を前記制御回路1の動作を
表わす(1)式忙代入すると、2= DA 十DIのO
R演算が実行できることがわかる。従って、本発fJ[
よれば第1図の画像処理は第10図に示した様に、最初
の1ステ、プで入力選択信号So、1,2.3を指定(
Ii”*?LcJL?zの指定)して、その後は合成し
たい画像データを格稍工9アM2から数4ael L
、画像工yアM1への単なるW4b 24動作だけで第
1図に示した画像処理が実行できる。また、本発明は第
8因に示した礒に多種の論理機能が実行可能でるる。従
って、第11図に示した様に例えば任意に移動するマク
スカーソルの描画等も容易に可能になる。第11図に示
した様にマクスカーソル(M2)は、#家工yアM1内
の画像と重なった場合でも、そのカーソルな娩示しなけ
ればならないため、Fμ?L6χ↓t%としてはEOR
機能が必要になる。すなわち、このカーソル戎示では、
入力選択信号80.1=(01)* S2,3 = (
10)として前述した画像の合成(第1図)の場合と同
様に第10図の如く処理を行なうことができる。従って
、入力選択信号So、1,2.sの値を変えることKよ
ル、第8因に示した様な多種の論理機能が容易忙実行で
き、更に単なるW+L、t44電のみで記憶素子2との
9−ド、モディファイ、ライトが実行できる。
如く、信号gol′、信号61aj、バスゲータD嶋そ
の反転データエとし、第9因に示した種間入力選択信号
So、81,82.83 Kよシ、各セレクタS E
L o、1はそれぞれ上記4つの信号のうちの1つが選
択される。第8因忙は、入力選択信号So、S1.82
.85と<vり数8ELO,1f)出力であるデータX
、Yとの関係を示し、更に前記(0式で表わせる制御回
路1の動作(ライトデータ2の値ンを炎わしている。例
えば、第1因忙示した様な画像処理(08演算; Ca
、aal )では、入力選択信号80.81 = (1
1) I 82.5電(10)とすることでデータX、
YはそれぞれX = D)、 Y = DLが選択され
る。これらデータX、Yの値を前記制御回路1の動作を
表わす(1)式忙代入すると、2= DA 十DIのO
R演算が実行できることがわかる。従って、本発fJ[
よれば第1図の画像処理は第10図に示した様に、最初
の1ステ、プで入力選択信号So、1,2.3を指定(
Ii”*?LcJL?zの指定)して、その後は合成し
たい画像データを格稍工9アM2から数4ael L
、画像工yアM1への単なるW4b 24動作だけで第
1図に示した画像処理が実行できる。また、本発明は第
8因に示した礒に多種の論理機能が実行可能でるる。従
って、第11図に示した様に例えば任意に移動するマク
スカーソルの描画等も容易に可能になる。第11図に示
した様にマクスカーソル(M2)は、#家工yアM1内
の画像と重なった場合でも、そのカーソルな娩示しなけ
ればならないため、Fμ?L6χ↓t%としてはEOR
機能が必要になる。すなわち、このカーソル戎示では、
入力選択信号80.1=(01)* S2,3 = (
10)として前述した画像の合成(第1図)の場合と同
様に第10図の如く処理を行なうことができる。従って
、入力選択信号So、1,2.sの値を変えることKよ
ル、第8因に示した様な多種の論理機能が容易忙実行で
き、更に単なるW+L、t44電のみで記憶素子2との
9−ド、モディファイ、ライトが実行できる。
この様に第9因の如き構成をとることで、マイクロプロ
セ、fからのデータDふと記憶素子20リードゲータf
)tとのpdtdLfνとして第8因忙示した二項論理
演算を行なうことがでよる。なお、二項論理演算は入力
選択1g号SO〜Ss Kよって指定する。
セ、fからのデータDふと記憶素子20リードゲータf
)tとのpdtdLfνとして第8因忙示した二項論理
演算を行なうことがでよる。なお、二項論理演算は入力
選択1g号SO〜Ss Kよって指定する。
以上述べたように実施例を用いることKよシ、第1図、
第2図を用いた従来の画像の合成処理は、第10図忙示
した様に処理を簡素化できる。
第2図を用いた従来の画像の合成処理は、第10図忙示
した様に処理を簡素化できる。
なお、上述した実施例は、第9因に示した嫌に3つの機
能、すなわち記憶素子2で構成される記憶部、制御回路
1で構成される制御部、及びセレクタS RL D、1
で構成されるセレクタ部に分けられる。しかし、上記制
御とセレクタ部の組合わせKより実現している機能は、
第8因に示した二項論理演算機能であ)、この機能は、
他の手段でも容易に達成できる。
能、すなわち記憶素子2で構成される記憶部、制御回路
1で構成される制御部、及びセレクタS RL D、1
で構成されるセレクタ部に分けられる。しかし、上記制
御とセレクタ部の組合わせKより実現している機能は、
第8因に示した二項論理演算機能であ)、この機能は、
他の手段でも容易に達成できる。
以上説明した如く、本発明によれば、次の効果が得られ
る。
る。
(1) 第1因忙示した様な処理を行なった場合、第
10図の如く、メモ9fイクルを減少できるため、前述
した従来忙おける欠点を無くすことができる。
10図の如く、メモ9fイクルを減少できるため、前述
した従来忙おける欠点を無くすことができる。
(2) また、マイクロプロセ、すは、1@Jのライ
トチイクルで、9−ド、モディファイ、ライトの3つの
処理を実行できるため、更に大きな処理時間の高速化が
図れる。
トチイクルで、9−ド、モディファイ、ライトの3つの
処理を実行できるため、更に大きな処理時間の高速化が
図れる。
(3) 記憶素子群と比べて、本発明による回路全体
に占める比率が少ないため、容易ICLSI化すること
が可能である。
に占める比率が少ないため、容易ICLSI化すること
が可能である。
(4) 現在市販している64K X4 bitのD
−RAMの多くは、1つのPL?LがN# −(:tx
n<clLpn となりておシ、第10図に示したに点
まで、すなわち記憶素子2及び制御回路1をLSI化し
た場合でもpin数の増加にならず、極めてLSI化忙
は有利となる。
−RAMの多くは、1つのPL?LがN# −(:tx
n<clLpn となりておシ、第10図に示したに点
まで、すなわち記憶素子2及び制御回路1をLSI化し
た場合でもpin数の増加にならず、極めてLSI化忙
は有利となる。
第1図は画像処理を例忙とル従来技術を説明するための
図、第2図は第1図のフローチャート、第5図はD−R
AMへのデータ書込み処理におけるタイムチャート、第
4図は本発明の一実施例を示すブロック図、第5図は第
4図の動作原理を説明するための図、第6図は第5図の
動作原理を実現する回路例を示す図、オフ図は第6図の
動作を説明するための図、第8図は入力選択信号とセレ
クタ出力との関係を示す図、第9図は第8図を実現する
ための回路図、第10図は本発明を画像処理に適用した
場合のフローチャート、第11図は本発明の別の適用例
を説明するための図である。 1・・・制御回路、 2・・・記憶素子、第1図
図、第2図は第1図のフローチャート、第5図はD−R
AMへのデータ書込み処理におけるタイムチャート、第
4図は本発明の一実施例を示すブロック図、第5図は第
4図の動作原理を説明するための図、第6図は第5図の
動作原理を実現する回路例を示す図、オフ図は第6図の
動作を説明するための図、第8図は入力選択信号とセレ
クタ出力との関係を示す図、第9図は第8図を実現する
ための回路図、第10図は本発明を画像処理に適用した
場合のフローチャート、第11図は本発明の別の適用例
を説明するための図である。 1・・・制御回路、 2・・・記憶素子、第1図
Claims (1)
- 【特許請求の範囲】 1、データの読出し、書込み及び保存が任意に行なえる
記憶素子において、外部からの第1のデータと該記憶素
子内第2のデータから、該第1のデータを該記憶素子に
記憶する第1のモードと、該第2のデータを再び該記憶
素子に記憶する第2のモードと、該第2のデータの反転
データを再び該記憶素子に記憶する第3のモードを取得
る制御回路を設けたことを特徴とする記憶回路。 2、特許請求の範囲第1項において、前記制御回路にお
ける前記3つのモードの選択は、外部からの第3のデー
タ入力を付加し、前記第1のモードと他の第2、第3の
モードの区別は前記第5のデータで制御し、更に該第2
、第3のモードの指定は前記第1のデータで制御するこ
とを特徴とする記憶回路。 3、特許請求の範囲第2項において、複数の入力データ
から1つのデータを選択するセレクタを2つ設け、該2
つのセレクタの一方のセレクタ出力は前記第1のデータ
とし、他方のセレクタ出力は前記第3のデータとし、該
2つのセレクタはそれぞれが独立に選択制御可能とする
ことを特徴とする記憶回路。 4、特許請求の範囲第3項において、前記2つのセレク
タの入力数を共に4入力とし、該4入力はそれぞれに、
固定論理“0”を、固定論理“1”を、論理が“0”或
いは“1”に任意に変化する外部データを、該外部デー
タの反転データを、各入力とし、上記割り当てられた4
つの入力データを前記2つのセレクタで独立に選択制御
し、組合わせることを特徴とする記憶回路。 5、特許請求の範囲第2項において、前記記憶素子と前
記制御回路を任意のデータ長(bit数)、或いは任意
のデータ容量を、任意に配列することを特徴とする記憶
回路。 6、特許請求の範囲第5項において、前記任意に配列さ
れた前記記憶素子群と前記制御回路群を同一のLSI内
に組込むことを特徴とした記憶回路。 7、特許請求の範囲第4項において、前記記憶素子と前
記制御回路と前記2つのセレクタを、任意のデータ表(
bit数)、或いは任意のデータ容量を、任意に配列す
ることを特徴とした記憶回路。 8、特許請求の範囲第7項において、前記任意に配列さ
れた前記記憶素子群と前記制御回路群と前記2つのセレ
クタ群を同一のLSI内に組込むことを特徴とする記憶
回路。 9、特許請求の範囲第2項または第3項において、前記
制御回路と前記2つのセレクタの組合わせたと同等の機
能を持つ手段を持つことを特徴とする記憶回路。 10、特許請求の範囲第9項において、前記手段を任意
のデータ長(bit数)、或いは任意のデータ容量を、
任意に配列することを特徴とした記憶回路。 11、特許請求の範囲第10項において、前記手段群を
同一のLSI内に組込むことを特徴とする記憶回路。
Priority Applications (26)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59208266A JPS6187194A (ja) | 1984-10-05 | 1984-10-05 | 記憶回路 |
KR1019850007172A KR910000365B1 (ko) | 1984-10-05 | 1985-09-28 | 기억회로 |
CN85107929A CN1006586B (zh) | 1984-10-05 | 1985-09-30 | 存贮器电路 |
EP19850112469 EP0189524B1 (en) | 1984-05-20 | 1985-10-02 | Memory unit having arithmetic and logic functions, in particular for graphic processing |
DE19853587882 DE3587882T2 (de) | 1984-05-20 | 1985-10-02 | Speichereinheit mit arithmetischen und logischen Funktionen, insbesondere für graphische Datenverarbeitung. |
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1984
- 1984-10-05 JP JP59208266A patent/JPS6187194A/ja active Pending
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