JPS6187194A - 記憶回路 - Google Patents
記憶回路Info
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- JPS6187194A JPS6187194A JP59208266A JP20826684A JPS6187194A JP S6187194 A JPS6187194 A JP S6187194A JP 59208266 A JP59208266 A JP 59208266A JP 20826684 A JP20826684 A JP 20826684A JP S6187194 A JPS6187194 A JP S6187194A
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- memory
- selectors
- control circuit
- memory circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＲＡ Ｍ （Ｒ４ｍ１１、 ｔｍ Ａｃ ｂ
ａａ −ｓ Ｍ＜ｔｎｔ ４Ｊ＝ ）に係り、特に記憶
データのしａｃｔ−ＭりｒｌＬ７１−ＹｈＬ−を番動作
に好適な多機能の記憶回路に関する。
ａａ −ｓ Ｍ＜ｔｎｔ ４Ｊ＝ ）に係り、特に記憶
データのしａｃｔ−ＭりｒｌＬ７１−ＹｈＬ−を番動作
に好適な多機能の記憶回路に関する。
第１図、第２図忙示す様な画像処理を例に＠夕、従来技
術の説明を行なう。第１図において、ＭｌはＣＢ’ｌ’
（ＣａｉＪＬｔｅｌ＜ふンＴ−薯り画面と１対１に対
応する画像工９ア、Ｍ２は合成する画像データが格納し
である格納エリア、ＦＣは画像エリアＭ１のデータと格
納工９１Ｍ２のデータの合成を行なうためのＭ＃ ｄ
Ｌ ７１機能である。また第２図において、Ｓｌは画廉
工９７Ｍ１からデータを几４ａｄする処理ステ、プ、８
２は格納エリアＭ２からデータをＲ４ａｃｌする処理ス
テ、プ、８，６は数、４ａｄ、 ｌ、た画像エリアＭ１
と格納エリアＭ２のデータを合成するための処理ステ、
プ、８４はステ、プＳ３で得られた合成データを画像工
９１Ｍ１へのＷ４Ｌ１４処理ステップである。
術の説明を行なう。第１図において、ＭｌはＣＢ’ｌ’
（ＣａｉＪＬｔｅｌ＜ふンＴ−薯り画面と１対１に対
応する画像工９ア、Ｍ２は合成する画像データが格納し
である格納エリア、ＦＣは画像エリアＭ１のデータと格
納工９１Ｍ２のデータの合成を行なうためのＭ＃ ｄ
Ｌ ７１機能である。また第２図において、Ｓｌは画廉
工９７Ｍ１からデータを几４ａｄする処理ステ、プ、８
２は格納エリアＭ２からデータをＲ４ａｃｌする処理ス
テ、プ、８，６は数、４ａｄ、 ｌ、た画像エリアＭ１
と格納エリアＭ２のデータを合成するための処理ステ、
プ、８４はステ、プＳ３で得られた合成データを画像工
９１Ｍ１へのＷ４Ｌ１４処理ステップである。
第１図で示した画像処理の例では、単なる合成のため、
第２図における処理ステ、プは論理和機能となる。
第２図における処理ステ、プは論理和機能となる。
一方、対象となる画像エリアＭ１のデータ量は、通常１
００に〜数ＭＢνχ番と大容量となる。従って第２図で
示した一連の処理は、データをＢｙｉ４単位で処理した
場合でも、その繰返し回数は１０６のオーダとなる。
００に〜数ＭＢνχ番と大容量となる。従って第２図で
示した一連の処理は、データをＢｙｉ４単位で処理した
場合でも、その繰返し回数は１０６のオーダとなる。
このため、従来では、下記のような欠点を生じている。
即ち、
（リ 第２図に示した様に本処理ではその殆んどがパス
を使用するバスチイクル（ｓ １．８２８Ｓ４）で占め
られている。従って、パスの占有率が高くなカ、パス負
荷が増大する。
を使用するバスチイクル（ｓ １．８２８Ｓ４）で占め
られている。従って、パスの占有率が高くなカ、パス負
荷が増大する。
（２） また、低速パスであったり、パスの占有制御
等のオーバヘッド忙よシ、実際の処理時間が大きい。
等のオーバヘッド忙よシ、実際の処理時間が大きい。
（３）更に、第２図の列では静的なステ、プ数は４ステ
、プと少ないが、扱うデータ社が非常に多いため、動的
なステ、プ数が膨大な量となシ、処理時間が大きい。
、プと少ないが、扱うデータ社が非常に多いため、動的
なステ、プ数が膨大な量となシ、処理時間が大きい。
なお、この檜の処理を行なう記憶回路として関連するも
のには、飼えば、特公昭！５９−２６０３１号公報が挙
げられる。
のには、飼えば、特公昭！５９−２６０３１号公報が挙
げられる。
本発明の目的は、前述した従来技術の欠点を無くして、
パス負荷を減少し、また、処理時間を小さくした記憶回
路を提供することにある。
パス負荷を減少し、また、処理時間を小さくした記憶回
路を提供することにある。
上記目的を達成するために゛、本発明は、例えば前述し
た画像の合成処理（データの督換え処理）の高速化を図
るために、下記の２つの機能を合わせ持つ記憶回路であ
る。
た画像の合成処理（データの督換え処理）の高速化を図
るために、下記の２つの機能を合わせ持つ記憶回路であ
る。
リ 記憶素子に既忙記憶されているデータを修正し、同
一アドレスの記憶素子へその修正データを再び誓き込む
処理Ｉむ。
一アドレスの記憶素子へその修正データを再び誓き込む
処理Ｉむ。
４）一般的な外部データの記憶素子への書き込み処理機
能。
能。
また、本発明では、上記した２つの機能を持つ記憶回路
を、次の点に着眼して実現しておシ、第３図を用いて説
明する。牙３図は外部からＤ−几Ａ Ｍ （Ｄｙ？Ｌａ
ｍｊｃ−Ｒａｘｅｌａｍ Ａｔ、ｃ、匂ｉ Ｎｋｍｔｈ
ｙ ） ヘのデータ書込み処理を示したものであり、こ
の時、Ｄ−ＲＡＭは９−ドライトナイクルとした。
を、次の点に着眼して実現しておシ、第３図を用いて説
明する。牙３図は外部からＤ−几Ａ Ｍ （Ｄｙ？Ｌａ
ｍｊｃ−Ｒａｘｅｌａｍ Ａｔ、ｃ、匂ｉ Ｎｋｍｔｈ
ｙ ） ヘのデータ書込み処理を示したものであり、こ
の時、Ｄ−ＲＡＭは９−ドライトナイクルとした。
第３図において、ＡＤＨは外部からのアドレス、ＷＥは
外部からのライドリクエストで、これら２つの信号（Ａ
ＤＲ，ＷＲ）は例えばマイクロプロセツサから与えられ
るものとする。また、ＲＡＳは行アトロスストロープ、
ＣＡＳは列アドレスストローブ、Ａは列及び行アドレス
が時分割に発生されるアドレス信号、Ｗｌｉはライトイ
ネーブル、ＤＯはり一ドデータ、２は外部（マイクロプ
ロセ、９−）からのデータで、これらの信号は２を除い
て例えばＤＲＡＭコントローラ等から生成されるコント
ロール信号でるる。
外部からのライドリクエストで、これら２つの信号（Ａ
ＤＲ，ＷＲ）は例えばマイクロプロセツサから与えられ
るものとする。また、ＲＡＳは行アトロスストロープ、
ＣＡＳは列アドレスストローブ、Ａは列及び行アドレス
が時分割に発生されるアドレス信号、Ｗｌｉはライトイ
ネーブル、ＤＯはり一ドデータ、２は外部（マイクロプ
ロセ、９−）からのデータで、これらの信号は２を除い
て例えばＤＲＡＭコントローラ等から生成されるコント
ロール信号でるる。
すなわち、
（１） 第３図に示した様に、一般ＶＣ９−ドライト
チイクルでは、１回のメモリアクセスは、リードナイク
ル（［Ｆ］）で開始し、ライトイネーブルＷＥＫよるラ
イトチイクル（■）が実行される。
チイクルでは、１回のメモリアクセスは、リードナイク
ル（［Ｆ］）で開始し、ライトイネーブルＷＥＫよるラ
イトチイクル（■）が実行される。
（１） 従うて、上記リードチイクル（■］とライト
チイクル（■）の間には、９−ドデータＤＯと外部ゲー
タ２が同時に存在する区間（■）が表われる。
チイクル（■）の間には、９−ドデータＤＯと外部ゲー
タ２が同時に存在する区間（■）が表われる。
（ＩＩ この区間（■）を修正区間とし、（１ｖ）
更に、この修正制御を外部ゲータＺＫよって行なうこ
とは可能とする。
更に、この修正制御を外部ゲータＺＫよって行なうこ
とは可能とする。
以下、本発明の一実施例を第５図〜第１１図を用いて説
明する。第３図は、上述した様ＫＤ−ＲＡＭのタイムチ
ャートでるる。第４図は、本発明の一実施例を示すプロ
、り図、第５図は第４図に示した実施例の動作原理の説
明図、第６図は第５図に示した動作原理を実現した回路
例を示す図、オフ図は第６図の動作の詳細を説明する図
である。
明する。第３図は、上述した様ＫＤ−ＲＡＭのタイムチ
ャートでるる。第４図は、本発明の一実施例を示すプロ
、り図、第５図は第４図に示した実施例の動作原理の説
明図、第６図は第５図に示した動作原理を実現した回路
例を示す図、オフ図は第６図の動作の詳細を説明する図
である。
第４図において、１は制御回路、２は記憶素子、３はＤ
−ＲＡＭコントローラ、Ｘ、Ｙは外部からのデータ、Ｚ
は記憶素子へのライトデータ、ＤＯは記憶素子からの９
−ドデータ、Ａ、ＣＡＳ。
−ＲＡＭコントローラ、Ｘ、Ｙは外部からのデータ、Ｚ
は記憶素子へのライトデータ、ＤＯは記憶素子からの９
−ドデータ、Ａ、ＣＡＳ。
ＲＡＳ、ＷＥ、ＡＤＨ，ＷＥは前記した第３図と同種の
信号である。なお、第３図で示した外部データ２を、こ
こでは（第４図ン制御回路１を介した記憶素子２へのラ
イトデータＺＫ直換えている。
信号である。なお、第３図で示した外部データ２を、こ
こでは（第４図ン制御回路１を介した記憶素子２へのラ
イトデータＺＫ直換えている。
第４図忙示した様に本発明は、制御回路１において、９
−ドデータＤＯを外部ゲータＸ、Ｙで制御、修正して記
憶素子２Ｖｃ４込む。この制御動作を第５図に示す。第
５図において、モードＩは外部データＹをライトデータ
Ｚとするモード、モードＩは９−ドグータＤＯをライト
データ２とするモードである。第５図に示す様に外部デ
ータＸ、Ｙによって、すなわち外部からの制御で記憶素
子２のリードデータＤＯを修正、誓込み（モードＨ）、
或いは外部ゲータＹの誓込み処理（モードＩ）％０２つ
のモードを制御することができる。この２つのモードの
制御は、（１）モードＩ、夏の指定を外部データＸで行
ない、（１）モードＩＮＫおける９−ドデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。
−ドデータＤＯを外部ゲータＸ、Ｙで制御、修正して記
憶素子２Ｖｃ４込む。この制御動作を第５図に示す。第
５図において、モードＩは外部データＹをライトデータ
Ｚとするモード、モードＩは９−ドグータＤＯをライト
データ２とするモードである。第５図に示す様に外部デ
ータＸ、Ｙによって、すなわち外部からの制御で記憶素
子２のリードデータＤＯを修正、誓込み（モードＨ）、
或いは外部ゲータＹの誓込み処理（モードＩ）％０２つ
のモードを制御することができる。この２つのモードの
制御は、（１）モードＩ、夏の指定を外部データＸで行
ない、（１）モードＩＮＫおける９−ドデータＤＯの非
反転、反転の指定（修正）は外部データで行なう。
上記した動作と実現する具体的な回路例を第６図に示す
。また、その動作の詳ｉｄＸ埋値をオフ図に示す。第６
図、オフ図釦示す様に、本発明は２つの論理の組合わせ
釦よって実現でよる。
。また、その動作の詳ｉｄＸ埋値をオフ図に示す。第６
図、オフ図釦示す様に、本発明は２つの論理の組合わせ
釦よって実現でよる。
また、上記した動作は、第３図に示した如く１メモ９ｆ
イクルの間ＫＮ行完了することができる。一方、オ６（
８）に示した回路は次の論理式（りで表わされる。
イクルの間ＫＮ行完了することができる。一方、オ６（
８）に示した回路は次の論理式（りで表わされる。
ｚ＝ｘ−ｙ＋ｘ−（ｙ■Ｄｏ ） −−一−−（１）ま
た、外部から制御可能なデータＸ、Ｙの覗）得る値とし
て（１）弐に、信号“０”、信号ｇ１ａ″１例えばマイ
クロプロセ、すからのバスデータＤ↓、その反転データ
ヱを割当て、整理すると、第８図に示す如き二項論理演
算結果が得られる。これを実際の回路にして第４図と組
合わせたものをオ９図忙示す。オ９図忙おいで５８ＥＬ
ｏ、ｔは４入力のセレクタ、Ｓｏ、ＳｌはセレクタＳＥ
ＬＯ−の入力選択信号、８２．８３はセレクタＳＥＬ
１の入力選択信号、ＩＮＶは反転素子である。
た、外部から制御可能なデータＸ、Ｙの覗）得る値とし
て（１）弐に、信号“０”、信号ｇ１ａ″１例えばマイ
クロプロセ、すからのバスデータＤ↓、その反転データ
ヱを割当て、整理すると、第８図に示す如き二項論理演
算結果が得られる。これを実際の回路にして第４図と組
合わせたものをオ９図忙示す。オ９図忙おいで５８ＥＬ
ｏ、ｔは４入力のセレクタ、Ｓｏ、ＳｌはセレクタＳＥ
ＬＯ−の入力選択信号、８２．８３はセレクタＳＥＬ
１の入力選択信号、ＩＮＶは反転素子である。
以下、第１因、第８因、第９因、第１ｏ図を用いて、具
体的に動作例を説明する。
体的に動作例を説明する。
第８因に示す様に、入力選択信号Ｓｏ、Ｓ１はセレクタ
５ＥＬｏの選択信号であシ、この信号ｓｏ。
５ＥＬｏの選択信号であシ、この信号ｓｏ。
Ｓ１１、ζよってデータＸＱ値を決定する。同種間入力
選択信号８２．８５によって、データＹが決定される。
選択信号８２．８５によって、データＹが決定される。
これらのデータＸ、Ｙの取）得る１直としては、前述の
如く、信号ｇｏｌ′、信号６１ａｊ、バスゲータＤ嶋そ
の反転データエとし、第９因に示した種間入力選択信号
Ｓｏ、８１，８２．８３ Ｋよシ、各セレクタＳ Ｅ
Ｌ ｏ、１はそれぞれ上記４つの信号のうちの１つが選
択される。第８因忙は、入力選択信号Ｓｏ、Ｓ１．８２
．８５と＜ｖり数８ＥＬＯ，１ｆ）出力であるデータＸ
、Ｙとの関係を示し、更に前記（０式で表わせる制御回
路１の動作（ライトデータ２の値ンを炎わしている。例
えば、第１因忙示した様な画像処理（０８演算； Ｃａ
、ａａｌ ）では、入力選択信号８０．８１ ＝ （１
１） Ｉ ８２．５電（１０）とすることでデータＸ、
ＹはそれぞれＸ ＝ Ｄ）、 Ｙ ＝ ＤＬが選択され
る。これらデータＸ、Ｙの値を前記制御回路１の動作を
表わす（１）式忙代入すると、２＝ ＤＡ 十ＤＩのＯ
Ｒ演算が実行できることがわかる。従って、本発ｆＪ［
よれば第１図の画像処理は第１０図に示した様に、最初
の１ステ、プで入力選択信号Ｓｏ、１，２．３を指定（
Ｉｉ”＊？ＬｃＪＬ？ｚの指定）して、その後は合成し
たい画像データを格稍工９アＭ２から数４ａｅｌ Ｌ
、画像工ｙアＭ１への単なるＷ４ｂ ２４動作だけで第
１図に示した画像処理が実行できる。また、本発明は第
８因に示した礒に多種の論理機能が実行可能でるる。従
って、第１１図に示した様に例えば任意に移動するマク
スカーソルの描画等も容易に可能になる。第１１図に示
した様にマクスカーソル（Ｍ２）は、＃家工ｙアＭ１内
の画像と重なった場合でも、そのカーソルな娩示しなけ
ればならないため、Ｆμ？Ｌ６χ↓ｔ％としてはＥＯＲ
機能が必要になる。すなわち、このカーソル戎示では、
入力選択信号８０．１＝（０１）＊ Ｓ２，３ ＝ （
１０）として前述した画像の合成（第１図）の場合と同
様に第１０図の如く処理を行なうことができる。従って
、入力選択信号Ｓｏ、１，２．ｓの値を変えることＫよ
ル、第８因に示した様な多種の論理機能が容易忙実行で
き、更に単なるＷ＋Ｌ、ｔ４４電のみで記憶素子２との
９−ド、モディファイ、ライトが実行できる。
如く、信号ｇｏｌ′、信号６１ａｊ、バスゲータＤ嶋そ
の反転データエとし、第９因に示した種間入力選択信号
Ｓｏ、８１，８２．８３ Ｋよシ、各セレクタＳ Ｅ
Ｌ ｏ、１はそれぞれ上記４つの信号のうちの１つが選
択される。第８因忙は、入力選択信号Ｓｏ、Ｓ１．８２
．８５と＜ｖり数８ＥＬＯ，１ｆ）出力であるデータＸ
、Ｙとの関係を示し、更に前記（０式で表わせる制御回
路１の動作（ライトデータ２の値ンを炎わしている。例
えば、第１因忙示した様な画像処理（０８演算； Ｃａ
、ａａｌ ）では、入力選択信号８０．８１ ＝ （１
１） Ｉ ８２．５電（１０）とすることでデータＸ、
ＹはそれぞれＸ ＝ Ｄ）、 Ｙ ＝ ＤＬが選択され
る。これらデータＸ、Ｙの値を前記制御回路１の動作を
表わす（１）式忙代入すると、２＝ ＤＡ 十ＤＩのＯ
Ｒ演算が実行できることがわかる。従って、本発ｆＪ［
よれば第１図の画像処理は第１０図に示した様に、最初
の１ステ、プで入力選択信号Ｓｏ、１，２．３を指定（
Ｉｉ”＊？ＬｃＪＬ？ｚの指定）して、その後は合成し
たい画像データを格稍工９アＭ２から数４ａｅｌ Ｌ
、画像工ｙアＭ１への単なるＷ４ｂ ２４動作だけで第
１図に示した画像処理が実行できる。また、本発明は第
８因に示した礒に多種の論理機能が実行可能でるる。従
って、第１１図に示した様に例えば任意に移動するマク
スカーソルの描画等も容易に可能になる。第１１図に示
した様にマクスカーソル（Ｍ２）は、＃家工ｙアＭ１内
の画像と重なった場合でも、そのカーソルな娩示しなけ
ればならないため、Ｆμ？Ｌ６χ↓ｔ％としてはＥＯＲ
機能が必要になる。すなわち、このカーソル戎示では、
入力選択信号８０．１＝（０１）＊ Ｓ２，３ ＝ （
１０）として前述した画像の合成（第１図）の場合と同
様に第１０図の如く処理を行なうことができる。従って
、入力選択信号Ｓｏ、１，２．ｓの値を変えることＫよ
ル、第８因に示した様な多種の論理機能が容易忙実行で
き、更に単なるＷ＋Ｌ、ｔ４４電のみで記憶素子２との
９−ド、モディファイ、ライトが実行できる。
この様に第９因の如き構成をとることで、マイクロプロ
セ、ｆからのデータＤふと記憶素子２０リードゲータｆ
）ｔとのｐｄｔｄＬｆνとして第８因忙示した二項論理
演算を行なうことがでよる。なお、二項論理演算は入力
選択１ｇ号ＳＯ〜Ｓｓ Ｋよって指定する。
セ、ｆからのデータＤふと記憶素子２０リードゲータｆ
）ｔとのｐｄｔｄＬｆνとして第８因忙示した二項論理
演算を行なうことがでよる。なお、二項論理演算は入力
選択１ｇ号ＳＯ〜Ｓｓ Ｋよって指定する。
以上述べたように実施例を用いることＫよシ、第１図、
第２図を用いた従来の画像の合成処理は、第１０図忙示
した様に処理を簡素化できる。
第２図を用いた従来の画像の合成処理は、第１０図忙示
した様に処理を簡素化できる。
なお、上述した実施例は、第９因に示した嫌に３つの機
能、すなわち記憶素子２で構成される記憶部、制御回路
１で構成される制御部、及びセレクタＳ ＲＬ Ｄ、１
で構成されるセレクタ部に分けられる。しかし、上記制
御とセレクタ部の組合わせＫより実現している機能は、
第８因に示した二項論理演算機能であ）、この機能は、
他の手段でも容易に達成できる。
能、すなわち記憶素子２で構成される記憶部、制御回路
１で構成される制御部、及びセレクタＳ ＲＬ Ｄ、１
で構成されるセレクタ部に分けられる。しかし、上記制
御とセレクタ部の組合わせＫより実現している機能は、
第８因に示した二項論理演算機能であ）、この機能は、
他の手段でも容易に達成できる。
以上説明した如く、本発明によれば、次の効果が得られ
る。
る。
（１） 第１因忙示した様な処理を行なった場合、第
１０図の如く、メモ９ｆイクルを減少できるため、前述
した従来忙おける欠点を無くすことができる。
１０図の如く、メモ９ｆイクルを減少できるため、前述
した従来忙おける欠点を無くすことができる。
（２） また、マイクロプロセ、すは、１＠Ｊのライ
トチイクルで、９−ド、モディファイ、ライトの３つの
処理を実行できるため、更に大きな処理時間の高速化が
図れる。
トチイクルで、９−ド、モディファイ、ライトの３つの
処理を実行できるため、更に大きな処理時間の高速化が
図れる。
（３） 記憶素子群と比べて、本発明による回路全体
に占める比率が少ないため、容易ＩＣＬＳＩ化すること
が可能である。
に占める比率が少ないため、容易ＩＣＬＳＩ化すること
が可能である。
（４） 現在市販している６４Ｋ Ｘ４ ｂｉｔのＤ
−ＲＡＭの多くは、１つのＰＬ？ＬがＮ＃ −（：ｔｘ
ｎ＜ｃｌＬｐｎ となりておシ、第１０図に示したに点
まで、すなわち記憶素子２及び制御回路１をＬＳＩ化し
た場合でもｐｉｎ数の増加にならず、極めてＬＳＩ化忙
は有利となる。
−ＲＡＭの多くは、１つのＰＬ？ＬがＮ＃ −（：ｔｘ
ｎ＜ｃｌＬｐｎ となりておシ、第１０図に示したに点
まで、すなわち記憶素子２及び制御回路１をＬＳＩ化し
た場合でもｐｉｎ数の増加にならず、極めてＬＳＩ化忙
は有利となる。
第１図は画像処理を例忙とル従来技術を説明するための
図、第２図は第１図のフローチャート、第５図はＤ−Ｒ
ＡＭへのデータ書込み処理におけるタイムチャート、第
４図は本発明の一実施例を示すブロック図、第５図は第
４図の動作原理を説明するための図、第６図は第５図の
動作原理を実現する回路例を示す図、オフ図は第６図の
動作を説明するための図、第８図は入力選択信号とセレ
クタ出力との関係を示す図、第９図は第８図を実現する
ための回路図、第１０図は本発明を画像処理に適用した
場合のフローチャート、第１１図は本発明の別の適用例
を説明するための図である。 １・・・制御回路、 ２・・・記憶素子、第１図
図、第２図は第１図のフローチャート、第５図はＤ−Ｒ
ＡＭへのデータ書込み処理におけるタイムチャート、第
４図は本発明の一実施例を示すブロック図、第５図は第
４図の動作原理を説明するための図、第６図は第５図の
動作原理を実現する回路例を示す図、オフ図は第６図の
動作を説明するための図、第８図は入力選択信号とセレ
クタ出力との関係を示す図、第９図は第８図を実現する
ための回路図、第１０図は本発明を画像処理に適用した
場合のフローチャート、第１１図は本発明の別の適用例
を説明するための図である。 １・・・制御回路、 ２・・・記憶素子、第１図
Claims (1)
- 【特許請求の範囲】 １、データの読出し、書込み及び保存が任意に行なえる
記憶素子において、外部からの第１のデータと該記憶素
子内第２のデータから、該第１のデータを該記憶素子に
記憶する第１のモードと、該第２のデータを再び該記憶
素子に記憶する第２のモードと、該第２のデータの反転
データを再び該記憶素子に記憶する第３のモードを取得
る制御回路を設けたことを特徴とする記憶回路。 ２、特許請求の範囲第１項において、前記制御回路にお
ける前記３つのモードの選択は、外部からの第３のデー
タ入力を付加し、前記第１のモードと他の第２、第３の
モードの区別は前記第５のデータで制御し、更に該第２
、第３のモードの指定は前記第１のデータで制御するこ
とを特徴とする記憶回路。 ３、特許請求の範囲第２項において、複数の入力データ
から１つのデータを選択するセレクタを２つ設け、該２
つのセレクタの一方のセレクタ出力は前記第１のデータ
とし、他方のセレクタ出力は前記第３のデータとし、該
２つのセレクタはそれぞれが独立に選択制御可能とする
ことを特徴とする記憶回路。 ４、特許請求の範囲第３項において、前記２つのセレク
タの入力数を共に４入力とし、該４入力はそれぞれに、
固定論理“０”を、固定論理“１”を、論理が“０”或
いは“１”に任意に変化する外部データを、該外部デー
タの反転データを、各入力とし、上記割り当てられた４
つの入力データを前記２つのセレクタで独立に選択制御
し、組合わせることを特徴とする記憶回路。 ５、特許請求の範囲第２項において、前記記憶素子と前
記制御回路を任意のデータ長（ｂｉｔ数）、或いは任意
のデータ容量を、任意に配列することを特徴とする記憶
回路。 ６、特許請求の範囲第５項において、前記任意に配列さ
れた前記記憶素子群と前記制御回路群を同一のＬＳＩ内
に組込むことを特徴とした記憶回路。 ７、特許請求の範囲第４項において、前記記憶素子と前
記制御回路と前記２つのセレクタを、任意のデータ表（
ｂｉｔ数）、或いは任意のデータ容量を、任意に配列す
ることを特徴とした記憶回路。 ８、特許請求の範囲第７項において、前記任意に配列さ
れた前記記憶素子群と前記制御回路群と前記２つのセレ
クタ群を同一のＬＳＩ内に組込むことを特徴とする記憶
回路。 ９、特許請求の範囲第２項または第３項において、前記
制御回路と前記２つのセレクタの組合わせたと同等の機
能を持つ手段を持つことを特徴とする記憶回路。 １０、特許請求の範囲第９項において、前記手段を任意
のデータ長（ｂｉｔ数）、或いは任意のデータ容量を、
任意に配列することを特徴とした記憶回路。 １１、特許請求の範囲第１０項において、前記手段群を
同一のＬＳＩ内に組込むことを特徴とする記憶回路。
Priority Applications (26)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208266A JPS6187194A (ja) | 1984-10-05 | 1984-10-05 | 記憶回路 |
| KR1019850007172A KR910000365B1 (ko) | 1984-10-05 | 1985-09-28 | 기억회로 |
| CN85107929A CN1006586B (zh) | 1984-10-05 | 1985-09-30 | 存贮器电路 |
| DE19853587882 DE3587882T2 (de) | 1984-05-20 | 1985-10-02 | Speichereinheit mit arithmetischen und logischen Funktionen, insbesondere für graphische Datenverarbeitung. |
| EP19920112252 EP0513851A3 (en) | 1984-10-05 | 1985-10-02 | Memory device having arithmetic and logic functions, in particular for graphic processing |
| EP19850112469 EP0189524B1 (en) | 1984-05-20 | 1985-10-02 | Memory unit having arithmetic and logic functions, in particular for graphic processing |
| US07/240,380 US4868781A (en) | 1984-10-05 | 1988-08-29 | Memory circuit for graphic images |
| US07/349,403 US5175838A (en) | 1984-10-05 | 1989-05-08 | Memory circuit formed on integrated circuit device and having programmable function |
| US07/542,028 USRE33922E (en) | 1984-10-05 | 1990-06-21 | Memory circuit for graphic images |
| US07/855,843 US5450342A (en) | 1984-10-05 | 1992-03-20 | Memory device |
| US08/279,843 US5592649A (en) | 1984-10-05 | 1994-07-26 | RAM control method and apparatus for presetting RAM access modes |
| US08/294,404 US5475636A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/294,406 US5838337A (en) | 1984-10-05 | 1994-08-23 | Graphic system including a plurality of one chip semiconductor integrated circuit devices for displaying pixel data on a graphic display |
| US08/294,405 US5767864A (en) | 1984-10-05 | 1994-08-23 | One chip semiconductor integrated circuit device for displaying pixel data on a graphic display |
| US08/294,407 US5448519A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/294,403 US5424981A (en) | 1984-10-05 | 1994-08-23 | Memory device |
| US08/408,283 US5477486A (en) | 1984-10-05 | 1995-03-22 | Memory device |
| US08/435,959 US5493528A (en) | 1984-10-05 | 1995-05-05 | Memory device |
| US08/435,962 US5499222A (en) | 1984-10-05 | 1995-05-05 | Memory device |
| US08/458,480 US5523973A (en) | 1984-10-05 | 1995-06-02 | Memory device |
| US08/582,906 US5615155A (en) | 1984-10-05 | 1996-01-04 | Memory device |
| US08/588,232 US5617360A (en) | 1984-10-05 | 1996-01-18 | Memory device |
| US08/694,599 US5719809A (en) | 1984-10-05 | 1996-08-09 | Memory device |
| US08/853,713 US5781479A (en) | 1984-10-05 | 1997-05-09 | Memory device |
| US09/750,040 US6359812B2 (en) | 1984-10-05 | 2000-12-29 | Memory device |
| US10/059,328 US6643189B2 (en) | 1984-10-05 | 2002-01-31 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208266A JPS6187194A (ja) | 1984-10-05 | 1984-10-05 | 記憶回路 |
Related Child Applications (8)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217294A Division JPH06318170A (ja) | 1994-03-14 | 1994-03-14 | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム |
| JP4217494A Division JPH06318172A (ja) | 1994-03-14 | 1994-03-14 | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム |
| JP6042171A Division JP2719589B2 (ja) | 1994-03-14 | 1994-03-14 | １チップ半導体記憶装置 |
| JP6042170A Division JPH0713555A (ja) | 1994-03-14 | 1994-03-14 | １チップメモリデバイスへのリード又はライト動作制御方法およびそのシステム |
| JP4217394A Division JPH06318171A (ja) | 1994-03-14 | 1994-03-14 | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム |
| JP25486495A Division JPH0863384A (ja) | 1995-10-02 | 1995-10-02 | １チップ半導体記憶装置およびそれを用いたデータ処理装置 |
| JP25486595A Division JPH0863385A (ja) | 1995-10-02 | 1995-10-02 | 記憶回路 |
| JP25486695A Division JPH0863386A (ja) | 1995-10-02 | 1995-10-02 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187194A true JPS6187194A (ja) | 1986-05-02 |
Family
ID=16553390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208266A Pending JPS6187194A (ja) | 1984-05-20 | 1984-10-05 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214090A (ja) * | 1988-12-02 | 1990-08-27 | Ncr Corp | ランダム・アクセス・メモリー装置 |
| JP2013037188A (ja) * | 2011-08-08 | 2013-02-21 | Mitsubishi Electric Corp | 画像表示装置、画像表示方法、及び、プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142938A (en) * | 1978-04-28 | 1979-11-07 | Hitachi Ltd | Pattern generation system for display unit |
| JPS55124187A (en) * | 1979-03-19 | 1980-09-25 | Hitachi Ltd | Color graphic display and device therefor |
-
1984
- 1984-10-05 JP JP59208266A patent/JPS6187194A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142938A (en) * | 1978-04-28 | 1979-11-07 | Hitachi Ltd | Pattern generation system for display unit |
| JPS55124187A (en) * | 1979-03-19 | 1980-09-25 | Hitachi Ltd | Color graphic display and device therefor |
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|---|---|---|---|---|
| JPH02214090A (ja) * | 1988-12-02 | 1990-08-27 | Ncr Corp | ランダム・アクセス・メモリー装置 |
| JP2013037188A (ja) * | 2011-08-08 | 2013-02-21 | Mitsubishi Electric Corp | 画像表示装置、画像表示方法、及び、プログラム |
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