JPS61264425A

JPS61264425A - 記憶回路

Info

Publication number: JPS61264425A
Application number: JP60105847A
Authority: JP
Inventors: Koichi Kimura; 光一木村; Toshihiko Ogura; 敏彦小倉; Hiroaki Aotsu; 青津　広明; Hiromichi Enomoto; 博道榎本; Tadashi Kyoda; 京田　正
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-05-20
Filing date: 1985-05-20
Publication date: 1986-11-22
Anticipated expiration: 2014-04-26
Also published as: JP2886855B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ　）に係り、特に画像処理に好適な記憶回路に
関する。

〔発明の背景〕

第１図、第２図に示す様な画像処理を例に取り、従来技
術を説明する。第１図において、Ｍｌは例えばＣＲＴ　
（Ｃａｔｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ　）画面と１対１
に対応する画像エリア、Ｍ２は合成する画像データが格
納しである格納エリア、ＦＣは画像エリアＭ１ノテータ
ト格納エリアＭ２のデータとを合成するためのＭｏｄｉ
ｆｙ部である。また、第２図において、Ｓｌは画像エリ
アＭ１からデータをＲｅａｄする処理ステップ、Ｓ２は
格納エリアＭ２からデータな１ｅａｄする処理ステップ
、Ｓ３はＲｅａｄ　Ｌ／た画像エリアＭ１と格納エリア
ぬのデータを合成するための処理ステップ、Ｓ４はステ
ップＳ３で得られた合成データを画像エリアＭ１へＷｒ
ｉｔｅする処理ステップである。

第１図で示した画像処理の例では、単なる画像エリアＭ
１と格納エリア廠のデータの合成のため、第２図で示し
た処理ステップＳ３は論理和を実行する。

一方、対象となる画像エリアＭ１のデータ量は、通常１
００に〜数ＭＢｙｔｅと大容量となる。従って、第２図
で示した一連の画像処理は、データをＢｙｔｅ単位に処
理した場合でも、その繰返し回数は１０６のオーダとな
る。

このため、次のような欠点がある。

（１）　　第２図で示した様に画像処理では、その殆ど
がバスを使用するステップ８１，８２．８４で占められ
、バスの占有率が高くなり、バス負荷が増大する。

（２）　　また、低速バスであったり、バスの占有制御
等のオーバヘッドにより、実際の処理（表示）時間が大
きくなる。

（３）　　更に、第２図の例では、静的な処理ステップ
数は４ステツプと少ないが、前述した様に扱うデータ量
が極めて大きく、実質的な処理時°間となる動的な処理
ステップが非常に大きくなり、膨大な処理時間が必要と
なる。

従って、より少ない処理ステップでの画像処理の実現が
望まれる。なお、この種の処理を行う記憶回路として関
連するものには、例えば特開昭５５−１２９５８７号公
報に示される。

〔発明の目的〕

本発明の目的は、上記の欠点を無くすために、動的な処
理ステップを少なくした画像処理な実現するための記憶
回路を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明は、例えば前述した
画像の合成処理（データの書換え処理）の高速化を図る
ために、記憶素子に既に記憶されているデータを修正し
、同一アドレスの記憶素子へその修正データを再び書込
む処理機能と、外部データの記憶素子への書込み処理機
能とを有することを特徴とする。

本発明では、上記の２つの機能を持つ記憶回路を、次の
点に着目して実現しており、第３図を用いて説明する。

第３図は、外部からＤ−ＲＡＭ（Ｄｙｎａｍｉｃ　−Ｒ
ａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）へのデー
タ書込み処理を示したものであり、この時、Ｄ−ＲＡＭ
はリードライトサイクルとした。第３図において、ＡＤ
Ｈは外部からのアドレス、寵は外部からのライドリクエ
ストで、これら２つの信号（ＡＤＲ苗０は例えばマイク
ロプロセッサから与えられる。また、ＲＡＳは行アドレ
スストローブ、ＣＡＳは列アドレスストローブ、人は列
及び行アドレスが時分割に発生されるアドレス信号、籠
はライトイネーブル、Ｄｏはリードデータ、２は外部（
マイクロプロセッサ）からのデータで、これらの信号は
２を除いて例えばＤＲＡＭコントローラ等から生成され
るコントロール信号である。すなわち、（１）第３図に示した様に、一般にリードライトサイク
ルでは、１回のメモリアクセスは、リードサイクル（■
）で開始し、ライトイネーブル范によるライトサイクル
（［相］）が実行される。

（１）　　従って、上記リードサイクル（■）とライト
サイクル（０）の間には、リードデータＤｏと外部デー
タＺが同時に存在する区間（■）が表われる。

（ＩＩＩ）　　この区間（■）を修正区間とし、Ｏｖ）
　　更に、この修正制御を外部データＺによって行うこ
とが可能となる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて詳細に説明する
。第３図は、上述した様にＤ−ＲＡＭのタイミングチャ
ー°トである。第４図は、本発明の一実施例を示すブロ
ック図、第５図は第４図に示した実施例の動作原理の説
明図、第６図は第５図に示した動作原理を実現した回路
例、第７図は第６図の動作の詳細説明である。

第４図において、１は制御回路、２は記憶素子、３はＤ
−ＲＡＭコントローラ、　Ｘ、Ｙは外部からのデータ、
２は記憶素子へのライトデータ、ＤＯは記憶素子からの
り一ドデータ、Ａ　、　ＣＡＳ　、　ＲＡＳ　。

ＷＥ、ＡＤＨ，ＷＲは前記した第３図と同様の信号であ
る。なお、第３図で示した外部データ２を第４図では、
制御回路１を介した記憶素子２へのライトデータ２に置
換えている。

第４図に示した様に本発明は、制御回路１において、リ
ードデータＤｏを外部データＸ、Ｙで制御、修正して記
憶素子２に書込む、この制御動作を第５図に示す。第５
図において、モードエは外部データＹをライトデータ２
とするモード、モード■はリードデータＤｏをライトデ
ータ２とするモードである。同図に示す様に外部データ
Ｘ、Ｙによって、すなわち外部からの制御で記憶素子２
のリードデータＤｏを修正、書込み（モード■）、或い
は外部データＹの書込み処理（モードエ）の２つのモー
ドを制御することができる、この２つのモードの制御は
（１）モードエ、モード■の指定を外部データＸで行い
、（Ｉｌｌモード■におけるリードデータＤｏの非反転
１反転の指定（修正）は外部データで行う。

上記した動作を実現した具体的な回路例を第６図に示す
。また、その動作の詳細真理値を第７図に示す。第６図
、第７図に示した様に、本発明、は２つの論理の組合せ
によって実理できる。

また、上記した動作は、第６図に示した如（１メモリサ
イクルの間に実行完了することができる。

一方、第６図に示した回路は次の論理式（１）で表わさ
れる。

Ｚ−Ｘ−Ｙ＋Ｘ−（Ｙ■Ｄｏ）　＝−（１１また、外部
から制御可能なデータＸ、Ｙの取り得る値として（１）
式に、信号１０′、信号１１′、例えばマイクロプロセ
ッサからのバスデータＤ器、その反転データ仄を割当、
整理すると、第８図に示す如き二項論理演算結果が得ら
れる。これを実際の回路にして第４図と組合せたものを
第９図に示す。第９図において、５ＥＬ０　、１は４人
力のセレクタ、５ＯＩＳＩはセレクタ５ＥＬＯの入力選
択信号、Ｓｔ、８ｍはセレクタ５ＥＬ１の入力選択信号
、ＩＮＶは反転素子である。

以下、前述の第１図、第８図、第９図、第１０図を用い
て具体的に動作を説明する。

第８図に示した様に、入力選択信号Ｓｏ　、Ｓ＋はセレ
クタ５ＥＬＯの選択信号であり、この信号５６ｒＳ、に
よりてデータＸの値を決定する。同様に入力選択信号Ｓ
、　、　Ｓ、によりて、データＹが決定される。これら
のデータＸ、Ｙの取り得る値としては、前述の如く、信
号１０′、信号１１′、バスデータＤｔ、その反転デー
タ■とし、第９図に示した様に入力選択信号Ｓ）　、Ｓ
ｔ　−８ｔ　、Ｓｓにより、各セレクタ５ＥＬ０　、１
はそれぞれ上記４つの信号のうちの１つが選択される。

第８図には、入力選択信号Ｓｏ　−８＋　、Ｓ２．Ｓｇ
とセレクタ５ＥＬＱ　、　ｆの出力であるデータＸ、Ｙ
との関係を示し、更に前記（１）式で表わせる制御回・
路１の動作（ライトデータＺの値）を表わしている。例
えば、第１図に示した様な画像処理（ＯＲ演算：　ｃａ
ｓｅｌ　）では、入力選択信号Ｓｏ、Ｓ＋−（１ｊ　）
　−Ｓｔ、ａ＝　（１０）とすることでデータＸ、Ｙは
それぞれＸ　＝　Ｄｉ　、　Ｙ　−Ｄｉが選択される。

これらデータＸ、Ｙの値を前記制御回路１の動作を表わ
す（１）式に代入するとＺ−Ｄｉ＋ＤｏのＯＲ演算が実
行できることがわかる。従って、本発明によれば第１図
の画像処理は第１０図に示した様に、最初の１ステツプ
で入力選択信号Ｓ（１＋１＋１＋３を指定（Ｆｕｎｃｔ
ｉｏｎの指定）して、その後は合成したい画像データを
格納エリアＭ２からＲｅａｄ　Ｌ、、画像エリアＭ１へ
の単なるＷｒｉｔｅ動作だけで第１図に示した画像処理
が実行できる。

また、本発明は第８図に示した様に多糧の論理機能が実
行可能である。従フて、第１１図に示した様な例えば任
意に移動、するマウスカーソルの描画等も容易に可能に
なる。第１１図に示した様にマウスカーソル（Ｍ２）は
、画像エリア間１内の画像と重なった場合でも、そのカ
ーソルを表示しなければならないため、Ｆｕｎｃｔｉｏ
ｎとしてはＥＯＲ機能が必要となる。すなわち、このカ
ーソル表示では、入力選択信号Ｓ。＋１−　（０１）　
ｒ　Ｓｔ＋ａ−（１０）として前述した画像の合成（第
１図）の場合と同様に第１０図の如く処理を行うことが
できる。従りて、入力選択信号ｓｏＢ＋２＋３の値を変
えることにより、第８図に示した様な多種の論理機能が
容易に実行でき、更に単なるＷｒｉｔｅ動作のみで記憶
素子２とのリード、モディファイ。

ライトが実行できる。

この様に第９図の如き構成とすることで、マイクロプロ
セッサからのデータＤｉと記憶素子２のリードデータＤ
ｏとのＭｏｄｉｆｙ　　として第８図に示した二項論理
演算を行うことができる。なお二項論理演算は入力選択
信号Ｓ０〜Ｓ、によりて指定する。

以上述べた本発明を用いることにより、第１図、第２図
を用いた従来の画像の合成処理は、第１０図に示した様
に処理を簡素化できる。

なお、上述した本発明の実施例は、第９図に示した様に
３つの機能、すなわち記憶素子２で構成される記憶部、
制御回路１で構成される制御部、及びセレクタ５ＥＬ０
　、１で構成されるセレクタ部に分けられる。しかし、
上記制御部とセレクタ部の組合せにより実現している機
能は、第８図に示した二項論理演算機能であり、この機
能は、他の手段でも容易に達成できる。

一方、画像処理には、通常第１２図、第１３図で示す様
な図形等が重なる場合の処理が必要となる。すなわち、
第１２図の如く格納エリア間２上の図形が画像エリア間
１上の図形に勝って表示される場合、また第１３図の如
く画像エリア間１上の図形が格納エリア間２上の図形に
勝って表示される場合がある。

これら第１２図、第１３図で示された処理は、前述した
論理機能（第９図で示したＦＣ部）のみでは、１メモリ
アクセスサイクル中に行うことは困難である。

しかし、本発明の記憶回路を適用すれば、簡単な論理回
路とセレクタ回路の追加で容易に対処することができる
。この一実施例を第１４図。

第１５図、第１６図を用いて説明する。なお、第１４図
におけるＦＣは第９図で示した様に、前述した論理機能
をハードウェア化した部分を示す。また、本実施例では
例えばセレクタ５ＥＬＯ及びセレクタ５ＥＬ１の入力選
択信号Ｓｏ　、　ｓ、　、　ｓ、　、　Ｓ、の値を、（
ｏ、ｏ、ｏ、１）に設定し、Ｐａ５ｓモードで論理機能
部ＦＣは動作する。

第１４図において、４は優先制御部、５ＥＬ２は２人力
のセレクタ、Ｐは優先指定信号、Ｓ４はセレクタ５ＥＬ
２の入力選択信号、Ｄｉ′は格納エリア■からの画像デ
ータ、Ｍｌは画像エリア、ＤｉはセレクタＳＦＪ、２か
らの選択信号、Ｄｏは画像エリアＭ１からの画像データ
（第９図で示した記憶素子２からのリードデータと同一
）、Ｚは第４図で示した制御回路１の出力信号と同一の
信号を表わしている。説明を簡単にするため、第１４図
で示した様に図形領域を論理１１″、下地領域を論理′
０″とする。ここで、優先制御部４及びセレクタ５ＥＬ
２は、第１５図に示した真理値表に従りて動作する。

すなわち、第１２図で示した様に格納エリアＭ２の図形
を画像エリアＭ１の図形の上に表示したい場合には、優
先指定信号ｐ−％ｏｌと指定することで、第１６図で示
した様に、画像データＤ−′及びＤｏが共に図形領域Ｃ
１′）のデータの時は、格納エリアＭ２のデータＤ−′
が優先的にセレクタ５ＥＬ２で選択される。また、優先
指定信号ｐ　、、−１１と指定すると、同様に第１５図
の真理値表に従い、第１３図の如く画像処理を行う。

すなわち、図形領域Ｃ１′）が重なった場合には、優先
指定信号Ｐによりて、画像エリアＭ１の図形領域、或い
は格納エリアＭ２の図形領域の何れかを選択し、また図
形領域が存在しないエリアは、画像エリアＭ１のデータ
を下地として選択する。

第１６図に、第１４図で示した優先制御部４の具体的な
回路図を示す。第１６図におい℃、４０は６人力ＮＡＮ
Ｄ回路、４１は２人力のＮＡＮＤ回路である。

この優先判定の原理を、１ビクセル複数ビットの情報を
持つカラーデータに適用するには、その回路は第１７図
の如くする必要がある。

第１７図において、５は画像エリアＭ１の図形領域（Ｃ
ＯＬ！　）を判定する比較判定部、６は格納エリアＭ１
の図形領域（ＣＯＬｌ）を判定する比較判定部である。

ここで、第１７図は、優先判定部４、論理機能ＦＣ，セ
レクタ５ＥＬ２が同一メモリチップ内にある場合で、４
面（１ピクセル４ビツト）構成の場合を示している”。

第１７図から判る様に本発明を用いればカラーデータの
場合でも、例えば外部に比較判定部５゜６を付加するこ
とにより容易に画像の重なりが処理できる。

また、シフトレジスタを内蔵し、シリアル出力を持つ構
成のメモリに、本実施例を適用しても良いことも明らか
である。

本実施例によれば、次の効果がある。

（１）　　第１図に示した様な処理を実行した場合、第
１０図の如く、そのメモリサイクルを短縮できるため、
前述した従来の欠点を無くすことができる。

（２）　　また、本発明を用いれば、１回のライトサイ
クルで、リード、モディファイ、ライトの３つの処理が
実行できるため、処理の高速化を実現することができる
。

（３）　　さらに、画像が重なった場合の優先処理は、
第１５　、１６　、１７図で示した様に、簡単な数個の
論理ゲートで対処できる。

（４）　　また、カラーデータに対しても、外部に図形
領域（２ビット以上のコードデータ）の比較判定部を付
加することで容易に実現できる。

（５）　なお、記憶素子群と比べて、本発明を実現する
ために必要となる回路構成の規模は、その占める比率が
極めて小さいため、同一メモリチップ内でのＬＳｉ化に
非常に有利である。

〔発明の効果〕

以上述べた様に、本発明によれば、メモリサイクルを短
縮でき、また、１回のライトサイクルで、リード、モデ
ィファイ、ライトの３つの処理が実行できるため、処理
の高速化を実現することができるという効果が得られる
。

さらに、画像が重なった場合の優先処理及びカラーデー
タに対する処理が容易に実現できるという効果が得られ
る。

【図面の簡単な説明】

第１図は図形合成を説明するための図、第２図は第１図
の図形合成を従来技術で実施する場合の処理を示すフロ
ーチャート、第５図はメモリの一般動作を示すタイミン
グチャート、第４図は論理機能付メモリの構成を説明す
るための図、第５図は第４図で示したメモリの動作モー
ドを説明するための図、第６図は論理機能を実現するた
めの回路図、第７図、第８図は詳細真理値を説明するた
めの図、第９図は論理機能付メモリの構成を示すブロッ
ク図、第１０図は第９図で示したメモリを用いた場合の
図形合成処理を示すフローチャート、第１１図はＥＯＲ
論理機能を用いた場合の図形合成を説明するための図、
第１２図、第１５図は本発明が対象とする図形合成を説
明するための図、第１４図は本発明の一実施例を説明す
るための図、第１５図は本発明の詳細な動作論理を説明
するだめの図、第１６図は本発明の一実施例を示す回路
図、第１７図はカラーデータを用いる場合の一実施例を
説明するための図である。１・・・制御回路、　　　２・・・記憶素子、４・・・
優先制御部、　５ＥＬ０，１．２　　・・・セレクタ。

Claims

【特許請求の範囲】１、データの読出し、書込み及び保存が任意に行えるデ
ュアルポート記憶回路において、入力ポート側に出力ポ
ートからの記憶データと外部からの書込みデータのどち
らかを選択する選択回路と、該選択回路の制御信号は該
出力ポートからの記憶データと該外部からの書込みデー
タと外部から得られる該出力ポートからの記憶データ或
いは外部からの書込みデータの優先指定信号を用いて導
出する回路で構成される制御回路を備えたことを特徴と
する記憶回路。２、特許請求の範囲第１項記載の記憶回路において、前
記制御回路は、前記外部からの書込みデータと前記出力
ポート側の記憶データが両者共に真に記憶したい領域と
それ以外のデータとに分けた場合に、該外部からの書込
みデータと該出力ポート側の記憶データとが共に真に記
憶したい領域であると、前記優先指定信号が該外部から
の書込みデータを指定した時は該外部からの書込みデー
タを前記選択回路が選択し、該優先指定信号が該出力ポ
ート側の記憶データを指定すると該記憶データを該選択
回路が選択し、また該書込みデータ及び該記憶データが
共に真に記憶したい領域ではない場合には該記憶データ
を該選択回路は選択し、該書込みデータのみが真に記憶
したい領域のデータであれば該書込みデータを、該出力
ポート側の記憶データのみが真に記憶する領域のデータ
であれば該出力ポート側の記憶データを該選択回路が選
択することを特徴とする記憶回路。