JPS6019258A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6019258A JPS6019258A JP12721383A JP12721383A JPS6019258A JP S6019258 A JPS6019258 A JP S6019258A JP 12721383 A JP12721383 A JP 12721383A JP 12721383 A JP12721383 A JP 12721383A JP S6019258 A JPS6019258 A JP S6019258A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- read
- word
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、アドレス・バスとデータ・バスに接続された
記憶装置に関する。
記憶装置に関する。
一般に、画像処理分野に於ける記憶装置は、ｍ×ｎドツ
トの画素に対してｍＸｎビットを１プレーンとし、複数
のプＶ−ンを対応させている。複数のプレーンを用いる
のは画素の色や濃Ｗ ｋ ｆｉ現するためであることが
多い。各プレーン内の全ビットはアドレッシングの単位
であるワードに分割されている。
トの画素に対してｍＸｎビットを１プレーンとし、複数
のプＶ−ンを対応させている。複数のプレーンを用いる
のは画素の色や濃Ｗ ｋ ｆｉ現するためであることが
多い。各プレーン内の全ビットはアドレッシングの単位
であるワードに分割されている。
第１図（ａ）、 （ｂ）はそれぞれＹ方向アドレッシン
グ、Ｙ方向アドレッシングを示す図である。
グ、Ｙ方向アドレッシングを示す図である。
この例ではプレーンは５１２Ｘ５１２ドツトで構成され
、ｌワード′ｔ−８ビツトとしている。図の枠内の数字
はアドレス金示す。図示するように、アドレスはＸ方向
に１づつ増大していき、Ｙ方向にはＸ方向のワード数分
だけ増大していくように割当てる。
、ｌワード′ｔ−８ビツトとしている。図の枠内の数字
はアドレス金示す。図示するように、アドレスはＸ方向
に１づつ増大していき、Ｙ方向にはＸ方向のワード数分
だけ増大していくように割当てる。
最近では、画像処理分野の発展に伴い、Ｘ方向、Ｙ方向
共に、自由にメモリ全アクセスしたいという要求が多く
なってきている。ところが、従来のように、Ｘ方向に一
次元的なアドレス割付けのメモリ構成では、Ｘ方向につ
いてはワード単位でのドツト・シーケンシャルなアクセ
スが可能であるが、Ｘ方向についてのそれは、不可能で
ラシ、第１図（ａ）のメモリに於いてＹ方向に連続した
８ビツトのデータを読みたい場合は、以下に示すような
ソフトウェア手法が用いられてきた。すなわち、まず、
所望のビットに含むワード＝ｉＹ方向に８ワード連続し
て読出し、次に読出した各ワードの所望の１ビツトのデ
ニタ全抽出し、さらにこれらを８ビツトのデータにパッ
クし直すという手法である。
共に、自由にメモリ全アクセスしたいという要求が多く
なってきている。ところが、従来のように、Ｘ方向に一
次元的なアドレス割付けのメモリ構成では、Ｘ方向につ
いてはワード単位でのドツト・シーケンシャルなアクセ
スが可能であるが、Ｘ方向についてのそれは、不可能で
ラシ、第１図（ａ）のメモリに於いてＹ方向に連続した
８ビツトのデータを読みたい場合は、以下に示すような
ソフトウェア手法が用いられてきた。すなわち、まず、
所望のビットに含むワード＝ｉＹ方向に８ワード連続し
て読出し、次に読出した各ワードの所望の１ビツトのデ
ニタ全抽出し、さらにこれらを８ビツトのデータにパッ
クし直すという手法である。
縞２図は従来のソフトウェア手法に用いた変数のっけ方
を示した図である。
を示した図である。
第２図に於いて、所望のビットのビット位置全ＮＢ（Ｎ
Ｂ＝０〜７）、Ｙ方向に何ワード目かを示す値をＮｗ（
ＮＷ＝Ｏ〜７）とし、Ｙ方向に連続した８ビツトのデー
タを得るレジスタをＹデータとすると前記手法は以下の
手順で実現できる；（ｉｌ Ｙデータ全クリアする。Ｎ
ＷＫ（ｌ入れる。
Ｂ＝０〜７）、Ｙ方向に何ワード目かを示す値をＮｗ（
ＮＷ＝Ｏ〜７）とし、Ｙ方向に連続した８ビツトのデー
タを得るレジスタをＹデータとすると前記手法は以下の
手順で実現できる；（ｉｌ Ｙデータ全クリアする。Ｎ
ＷＫ（ｌ入れる。
（旬 Ｎｗのデータ全ロードする。
（Ｉｌ＋） 所望のビット位置に応じてマスクを選ぶ。
Ｑｖ） （ｉｉ）のデータに（ｉｌ＋） で選んだマス
クをかけ、所望の１ビツトに一抽出する。
クをかけ、所望の１ビツトに一抽出する。
（ｖＪ シフト数を計算する。シフト数＝ ｌ ＮＢ−
ＮＷＩ（ただし、１１は絶対値を示す） （ｖｌ）ＮＢ〉Ｎｗならば左へ、ＮＢ＜ＮＷならば右へ
、（Ｖ）で得られたシフト数だけシフトする。
ＮＷＩ（ただし、１１は絶対値を示す） （ｖｌ）ＮＢ〉Ｎｗならば左へ、ＮＢ＜ＮＷならば右へ
、（Ｖ）で得られたシフト数だけシフトする。
（ｖｌ９ （ｉｖ）で得た値とＹデータとの論理和をと
シ、その結果ｉＹデデーに入れる。
シ、その結果ｉＹデデーに入れる。
（ｖｉｉｌ 上ｉ己（ｉｉ）〜（ｖｌｐをＮＨ−４まで
、Ｎｗを１ずつインクリメントして実行する。
、Ｎｗを１ずつインクリメントして実行する。
このように、従来のソフトウェア手法では、Ｙ方向に連
続した８ビツトのデータを読むのに、プログラムにして
数十ステップという多大な時間が必要であった。また、
複数のプレーン、例えば８枚のプレーンの場合、１画素
に対して８ビツトの色または濃度情報を表現できるが、
この際、Ｘ方向、Ｙ方向に対していわば２方向の色また
は濃度情報を読出すためには、プレーン内のメモリ・ア
ドレスは同一で、プレーンの切換えを行なって８ワード
読出し、前述したＹ方向の読出しと同様に８ビツトのバ
ック処理が必要であった。
続した８ビツトのデータを読むのに、プログラムにして
数十ステップという多大な時間が必要であった。また、
複数のプレーン、例えば８枚のプレーンの場合、１画素
に対して８ビツトの色または濃度情報を表現できるが、
この際、Ｘ方向、Ｙ方向に対していわば２方向の色また
は濃度情報を読出すためには、プレーン内のメモリ・ア
ドレスは同一で、プレーンの切換えを行なって８ワード
読出し、前述したＹ方向の読出しと同様に８ビツトのバ
ック処理が必要であった。
以上のように、従来のようなＸ方向への一次元的なアド
レス割付けでは、Ｘ方向あるいはＺ方向の読出しの際、
複数回のメモリ・リードと、さらにビットのバンク処理
ケ必要とし、Ｘ方向の読出しに比べて処理時間が大幅に
増大するという欠点金石していた。
レス割付けでは、Ｘ方向あるいはＺ方向の読出しの際、
複数回のメモリ・リードと、さらにビットのバンク処理
ケ必要とし、Ｘ方向の読出しに比べて処理時間が大幅に
増大するという欠点金石していた。
本発明の目的は、上記欠点全除去し、ビット・シーケン
シャルにアドレッシングされていない方向への１ワード
・リード・ライトに要する時間が短縮され、データのバ
ッキング処理を不要とし、全体で処理時間を大幅に削減
することのできる記憶装置を提供することにある。
シャルにアドレッシングされていない方向への１ワード
・リード・ライトに要する時間が短縮され、データのバ
ッキング処理を不要とし、全体で処理時間を大幅に削減
することのできる記憶装置を提供することにある。
本発明の記憶装置は、１ビット単位のリード・ライトが
可能なメモリ・モジュールｆｎ個並べて構成される記憶
部と、該記憶部の各メモリ・モジュールの同一アドレス
を持つ部分に対してリード・ライトするｎビットのデー
タを格納する第１手段と、外部アドレス・バスに接続し
外部アドレスの情報によって任意の一つのメモリ・モジ
ュールを活性化し外部アドレスと定数値とを演算し毎回
異なる内部アドレス全ｍ回生成して前記内部アドレスを
前記活性化されたメモリ・モジュールに入力するメモリ
制御部と、アドレス発生に同期して前記活性化されたメ
モリ・モジュールから１ビツトずつｍ回にわたって読出
したｍビットデータあるいは前記活性化されたメモリ・
モジュールに１ビツトずつｍ回にわたって書込むｍビッ
トデータを順次格納または送シ出していく第２手段と全
含んで構成される。
可能なメモリ・モジュールｆｎ個並べて構成される記憶
部と、該記憶部の各メモリ・モジュールの同一アドレス
を持つ部分に対してリード・ライトするｎビットのデー
タを格納する第１手段と、外部アドレス・バスに接続し
外部アドレスの情報によって任意の一つのメモリ・モジ
ュールを活性化し外部アドレスと定数値とを演算し毎回
異なる内部アドレス全ｍ回生成して前記内部アドレスを
前記活性化されたメモリ・モジュールに入力するメモリ
制御部と、アドレス発生に同期して前記活性化されたメ
モリ・モジュールから１ビツトずつｍ回にわたって読出
したｍビットデータあるいは前記活性化されたメモリ・
モジュールに１ビツトずつｍ回にわたって書込むｍビッ
トデータを順次格納または送シ出していく第２手段と全
含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例のブロック図である。
この実施例は、１ピット単位のリード・ライトが可能な
８個のメモリ・モジュール２０〜２７を並べて構成され
る記憶部と、この記憶部の各メモリ・モジュールの同一
アドレスを持つ部分に対してリード・ライトするｎビッ
トのデータを格納する第１手段としてのＸ−データレジ
スタ２と、外部アドレス・バス１７に接続し外部アドレ
スの情報によって任怠の一つのメモリ・モジュールを選
択回路３０〜３７を介して活性化し、外部アドレスと定
数値と全演算し毎回異なる内部アドレスをｍ回生成して
前記内部アドレスを前記活性化されたメモリ・モジュー
ルに入力するメモリ制御部１と、アドレス発生に同期し
て前記活性化されたメモリ・モジュールから１ビツトず
つｍ回にわたって読出したｍビットデータあるいは前記
活性化されたメモリ・モジュールＶＣ１ピットスつｍ回
にわたって書込むｍビットデータを順次格納または送シ
出していく第２手段としてのシフトレジスタ４と、外部
データ・バス１８に接続し、シフトレジスタ４と信号の
やジとシを行うＸデータレジスタ３とを含んで構成され
る。外部データは８ビツトである。
８個のメモリ・モジュール２０〜２７を並べて構成され
る記憶部と、この記憶部の各メモリ・モジュールの同一
アドレスを持つ部分に対してリード・ライトするｎビッ
トのデータを格納する第１手段としてのＸ−データレジ
スタ２と、外部アドレス・バス１７に接続し外部アドレ
スの情報によって任怠の一つのメモリ・モジュールを選
択回路３０〜３７を介して活性化し、外部アドレスと定
数値と全演算し毎回異なる内部アドレスをｍ回生成して
前記内部アドレスを前記活性化されたメモリ・モジュー
ルに入力するメモリ制御部１と、アドレス発生に同期し
て前記活性化されたメモリ・モジュールから１ビツトず
つｍ回にわたって読出したｍビットデータあるいは前記
活性化されたメモリ・モジュールＶＣ１ピットスつｍ回
にわたって書込むｍビットデータを順次格納または送シ
出していく第２手段としてのシフトレジスタ４と、外部
データ・バス１８に接続し、シフトレジスタ４と信号の
やジとシを行うＸデータレジスタ３とを含んで構成され
る。外部データは８ビツトである。
次に、この実施例の動作について説明する。
外部からのアクセス要求（リード１４．またはライト１
５）によＪ）、ｉｓビット外部アドレスおよびオフセッ
ト値がメモリ制御部ｌに取り込まれる。外部アドレス１
６ビツトのうち、ＭＳＢはＸ方向のアクセスを示すモー
ド（以下Ｘモードという）かＹ方向のアクセスを示すモ
ード（以下Ｘモードという）かを示すモード信号であシ
、モード信号７として用いる。この実施例では、モート
イぎ号７がＩｌｏ″のときＸモード、＋ｌｌ＋のときＸ
モードとする。外部アドレス１６ビツトには、Ｘモード
の場合は第１図（ａ）、 Ｘモードの場合は第１図（ｂ
）のようにアドレッシングされたアドレスを入れる。オ
フセット値とは、Ｘ−Ｙメモリ平面におけるＸ方向のワ
ード数で、この実施例では６４である。メモリ制御部ｌ
では、１６ビツトの外部アドレスとオフセット値入力し
７とから内部アドレス全生成し、内部アドレス・バス１
ｏに出方する。
５）によＪ）、ｉｓビット外部アドレスおよびオフセッ
ト値がメモリ制御部ｌに取り込まれる。外部アドレス１
６ビツトのうち、ＭＳＢはＸ方向のアクセスを示すモー
ド（以下Ｘモードという）かＹ方向のアクセスを示すモ
ード（以下Ｘモードという）かを示すモード信号であシ
、モード信号７として用いる。この実施例では、モート
イぎ号７がＩｌｏ″のときＸモード、＋ｌｌ＋のときＸ
モードとする。外部アドレス１６ビツトには、Ｘモード
の場合は第１図（ａ）、 Ｘモードの場合は第１図（ｂ
）のようにアドレッシングされたアドレスを入れる。オ
フセット値とは、Ｘ−Ｙメモリ平面におけるＸ方向のワ
ード数で、この実施例では６４である。メモリ制御部ｌ
では、１６ビツトの外部アドレスとオフセット値入力し
７とから内部アドレス全生成し、内部アドレス・バス１
ｏに出方する。
内部アドレス・バス１ｏに出力される内部アドレスは、
第１図（ａ）のＸ方向にアドレッシングされたアドレス
からＭＳＢ１ＳＢ１ピットた。１５ビツトである。また
、メモリ制御部１では、内部リード・−ｉイｚ＝号５．
６．モード１百号７．チップセレクト信号４０〜４７
が発生する。Ｘモードの場合には、シフトレジスタ４へ
の同期信号８も発生する。
第１図（ａ）のＸ方向にアドレッシングされたアドレス
からＭＳＢ１ＳＢ１ピットた。１５ビツトである。また
、メモリ制御部１では、内部リード・−ｉイｚ＝号５．
６．モード１百号７．チップセレクト信号４０〜４７
が発生する。Ｘモードの場合には、シフトレジスタ４へ
の同期信号８も発生する。
以下、Ｘモード、Ｘモードのリード・ライト動作につい
てそれぞれ説明する。
てそれぞれ説明する。
Ｘ方向に１ワード金リードする場合、チップセレクＸｉ
号４０〜４７はすべてアクティブ、内部リード１１号５
がアクティブ、モード信号７はＩｌｏ″で、Ｘモード’
ＴｈｎＪ択する。内部アドレスによって指されたメモリ
・モジュール２０〜２７の内容８ビツトが、内部リード
信号５によって読出され、それぞれ選択回路３０〜３７
に送られる。選択回路３０〜３７では、モード信号７と
内部リード信号５とを受けて、メモリ・モジュール２０
〜２７から読出されたそれぞれの信金Ｘデータレジスタ
２へ出力する。Ｘデータレジスタ２は内ｍテトバス１１
に読出したデータをのせ、外部データ・バス１８へ送る
。
号４０〜４７はすべてアクティブ、内部リード１１号５
がアクティブ、モード信号７はＩｌｏ″で、Ｘモード’
ＴｈｎＪ択する。内部アドレスによって指されたメモリ
・モジュール２０〜２７の内容８ビツトが、内部リード
信号５によって読出され、それぞれ選択回路３０〜３７
に送られる。選択回路３０〜３７では、モード信号７と
内部リード信号５とを受けて、メモリ・モジュール２０
〜２７から読出されたそれぞれの信金Ｘデータレジスタ
２へ出力する。Ｘデータレジスタ２は内ｍテトバス１１
に読出したデータをのせ、外部データ・バス１８へ送る
。
Ｘ方向に１ワード・ライトする場合、チップ・セレクト
信号４０〜４７は８本全てがアクティブ、内部ライト信
号６がアクティブとなる。外部データ・バス１８から内
部データ・バス１１に入った８ビツト・データは、Ｘデ
ータレジスタ２にラッチされる。８つの選択回路３０〜
３７は、モード信号７（この実施例では、この場合はＩ
Ｉ ＯＩ＋ ）と、内部ライト信号６によってＸデータ
レジスタ２内のデータを取込み、それぞれのメモリ・モ
ジュール２０〜２７の指定されたアドレスに書込む。
信号４０〜４７は８本全てがアクティブ、内部ライト信
号６がアクティブとなる。外部データ・バス１８から内
部データ・バス１１に入った８ビツト・データは、Ｘデ
ータレジスタ２にラッチされる。８つの選択回路３０〜
３７は、モード信号７（この実施例では、この場合はＩ
Ｉ ＯＩ＋ ）と、内部ライト信号６によってＸデータ
レジスタ２内のデータを取込み、それぞれのメモリ・モ
ジュール２０〜２７の指定されたアドレスに書込む。
Ｙ方向の１ワード・リードの場合には、チップセレクト
イバ号４０〜４７のいずれか１本だけがアクチイブにな
る。内部アドレスは、内部アドレス・バスｌＯ全通して
すべてのメモリ・モジ瓢−ル２０〜２７に送られるが、
アクセスされるメモリ・モジュールは１つだけである。
イバ号４０〜４７のいずれか１本だけがアクチイブにな
る。内部アドレスは、内部アドレス・バスｌＯ全通して
すべてのメモリ・モジ瓢−ル２０〜２７に送られるが、
アクセスされるメモリ・モジュールは１つだけである。
この状態で、メモリ制御部１は、内部アドレス全オフセ
ット値１７により更新しつつ８回出力し、それぞれの内
部アドレス出力に対して同期１ぎ号８と内部リード信号
５とを出力する。８回の内部リード１ｇ号５で１ビツト
ずつ読出されたデータは、同期１に号８でタイミングを
とシながら、シフト・レジスタ４へ入れられていく。例
えば、チップ・セレクト信号４２がアクティブの場会１
．１回目の内部アドレスで指されたデータがメモリ・モ
ジュール２２から読出され、選択回路３２に送られる。
ット値１７により更新しつつ８回出力し、それぞれの内
部アドレス出力に対して同期１ぎ号８と内部リード信号
５とを出力する。８回の内部リード１ｇ号５で１ビツト
ずつ読出されたデータは、同期１に号８でタイミングを
とシながら、シフト・レジスタ４へ入れられていく。例
えば、チップ・セレクト信号４２がアクティブの場会１
．１回目の内部アドレスで指されたデータがメモリ・モ
ジュール２２から読出され、選択回路３２に送られる。
選択回路３２では、モード１ば号７（＝”１”）と、内
部リード１汀号５によシ、読出されたデータを内部デー
タ・バス１２に出力する。シフトレジスタ４では同期信
号８で内部アドレス発生と同期音とって内部データ・バ
ス１２上の１ビツトデータを格納する。次にメモ１月１
；旧卸部ｌは、２回目の内部アドレスを生成し、内部ア
ドレス・バス１ｏに出力する。
部リード１汀号５によシ、読出されたデータを内部デー
タ・バス１２に出力する。シフトレジスタ４では同期信
号８で内部アドレス発生と同期音とって内部データ・バ
ス１２上の１ビツトデータを格納する。次にメモ１月１
；旧卸部ｌは、２回目の内部アドレスを生成し、内部ア
ドレス・バス１ｏに出力する。
各構成要素は、１回目と同じ動作を行なう。シフトレジ
スタ４は、同期信号８で同期音とシ、最初のデータをシ
フトしながら、次のデータを取込む。
スタ４は、同期信号８で同期音とシ、最初のデータをシ
フトしながら、次のデータを取込む。
シフトレジスタ４には、１回目のデータと合せて、２ビ
ツトが格納される。以下、同様にこの一連の動作が合計
８回行なわれ、シフトレジスタ４には、８ビツト（＝１
ワード）のデータが格納される。
ツトが格納される。以下、同様にこの一連の動作が合計
８回行なわれ、シフトレジスタ４には、８ビツト（＝１
ワード）のデータが格納される。
このデータが、Ｙデータレジスタ３に出力され、ここか
ら内部データ・バス１３を通して、外部データ・バス１
８に出力される。
ら内部データ・バス１３を通して、外部データ・バス１
８に出力される。
Ｙ方向の１ワード・ライトの場合も、メモリ制御部１は
一チップ°セレクト慴号４０〜４７をいずれか１本だけ
アクティブにする。この場合も、メモリ制御部ｌは内部
アドレス全オフセット値によシ更新しつつ８回出力し、
データは１ビツトずツメモリ・モジュールに書込まれる
。外部データ・バス１８から内部データ・バス１３を通
り、Ｙｆ−ｐｖレジスタに入ったデータはシフトレジス
タ４に入る。メモリ制御回路ｌが、１回目の内部アドレ
スを出力するのと同期して同期信号８を出力すると、シ
フトレジスタ４はこれに同期して１ビツトシフトし、う
、ツチ回路９に入れ、内部データ・バス１２に出力する
。次に、例えば、チップセレクト信号４３がアクティブ
の場合１、これによって選ばれた選択回路３３は、内部
ライＨＮ号６とモートイｇ号７（＝”ｌ”）によシ内部
データ・バス１２上のデータ金取込む。メモリ・モジュ
ール２３では、選択回路３３からのデータ全内部ライト
１百号６によって１回目の内部アドレスが指す部分に書
込むこと７′ｌＺできる。次に、メキーり制御部ｌは、
２回目にデータ全書込むべきメモリ・モジュールの内部
アドレス金内部アドレス・バス１０に出力する。シフト
レジスタ４は、再び１ビットシフト？行ない、選択回路
３３．メモリ・モジュール２３も、１回目と同様の動作
を行なう。以上の動作を合計８同行なうことによシ、Ｙ
方向の１ワード・ライトができる。
一チップ°セレクト慴号４０〜４７をいずれか１本だけ
アクティブにする。この場合も、メモリ制御部ｌは内部
アドレス全オフセット値によシ更新しつつ８回出力し、
データは１ビツトずツメモリ・モジュールに書込まれる
。外部データ・バス１８から内部データ・バス１３を通
り、Ｙｆ−ｐｖレジスタに入ったデータはシフトレジス
タ４に入る。メモリ制御回路ｌが、１回目の内部アドレ
スを出力するのと同期して同期信号８を出力すると、シ
フトレジスタ４はこれに同期して１ビツトシフトし、う
、ツチ回路９に入れ、内部データ・バス１２に出力する
。次に、例えば、チップセレクト信号４３がアクティブ
の場合１、これによって選ばれた選択回路３３は、内部
ライＨＮ号６とモートイｇ号７（＝”ｌ”）によシ内部
データ・バス１２上のデータ金取込む。メモリ・モジュ
ール２３では、選択回路３３からのデータ全内部ライト
１百号６によって１回目の内部アドレスが指す部分に書
込むこと７′ｌＺできる。次に、メキーり制御部ｌは、
２回目にデータ全書込むべきメモリ・モジュールの内部
アドレス金内部アドレス・バス１０に出力する。シフト
レジスタ４は、再び１ビットシフト？行ない、選択回路
３３．メモリ・モジュール２３も、１回目と同様の動作
を行なう。以上の動作を合計８同行なうことによシ、Ｙ
方向の１ワード・ライトができる。
以上詳細に説明したように、本発明はメモリ・モジュー
ルを各ワードの同じビット位置にあるピットごとに構成
することにょシ、ビット・シーケンシャルにアドレッシ
ングされていない方向への１ワードリード・ライトがデ
ータのリード、ライトラハードウェアで８回行なうだけ
でよく、従来のン７トウエア手法に比べ所要時間が短縮
される上に、さらにデータのバッキングに要する時間が
無くなり、全体で処理時間全大幅に削減することができ
るという効果を有する。また、本発明は、“Ｙ方向に１
ワードリード（あるいはライト）せよ”という単一コマ
ンドで処理２行なうことができ、ソフトウェアの簡単化
を図ることもできるという効果も有する。
ルを各ワードの同じビット位置にあるピットごとに構成
することにょシ、ビット・シーケンシャルにアドレッシ
ングされていない方向への１ワードリード・ライトがデ
ータのリード、ライトラハードウェアで８回行なうだけ
でよく、従来のン７トウエア手法に比べ所要時間が短縮
される上に、さらにデータのバッキングに要する時間が
無くなり、全体で処理時間全大幅に削減することができ
るという効果を有する。また、本発明は、“Ｙ方向に１
ワードリード（あるいはライト）せよ”という単一コマ
ンドで処理２行なうことができ、ソフトウェアの簡単化
を図ることもできるという効果も有する。
第１図（ａ）、 （ｂ）はそれぞれＸ方向アドレッシン
グ。 Ｙ方向アドレッシングを示す図、第２図は従来のソフト
ウェア手法に用いた変数のっけ方金示した図、第３図は
、本発明の一実施例のブロック図で・ある。 ′ １・・・・・・メモリ制御部、２・・・・・・Ｘデータ
レジスタ、３・・・・・・Ｙデータレジスタ、４・・・
・・・シフトレジスタ、５・・・・・・内部リード信号
、６・・・・・・内部ライト信号。 ７・・・・・・モー悟号号、８・・・・・・同期信号、
９・・・・・・ラッチ回路、１０・・・・・・内部アド
レス・バス、１１〜１３・・・・・・内０部データ・バ
ス、１４・・・・・・リード↑可号、１５・・・・・・
ライト悟号、１６・・・・・・外部アドレス・バス、１
７・・・・・・オフセット値入力、１８・・・・・・外
部データ・バス、２０〜２７・・・・・・メモリ・モジ
ュール、３０〜３７・・・・・・選択回路、４０〜４７
・・・・・・チップセレクト信号。 第１図 第 ２′ 図
グ。 Ｙ方向アドレッシングを示す図、第２図は従来のソフト
ウェア手法に用いた変数のっけ方金示した図、第３図は
、本発明の一実施例のブロック図で・ある。 ′ １・・・・・・メモリ制御部、２・・・・・・Ｘデータ
レジスタ、３・・・・・・Ｙデータレジスタ、４・・・
・・・シフトレジスタ、５・・・・・・内部リード信号
、６・・・・・・内部ライト信号。 ７・・・・・・モー悟号号、８・・・・・・同期信号、
９・・・・・・ラッチ回路、１０・・・・・・内部アド
レス・バス、１１〜１３・・・・・・内０部データ・バ
ス、１４・・・・・・リード↑可号、１５・・・・・・
ライト悟号、１６・・・・・・外部アドレス・バス、１
７・・・・・・オフセット値入力、１８・・・・・・外
部データ・バス、２０〜２７・・・・・・メモリ・モジ
ュール、３０〜３７・・・・・・選択回路、４０〜４７
・・・・・・チップセレクト信号。 第１図 第 ２′ 図
Claims (1)
- １ビット単位のリード・ライトが可能なメモリ・モジュ
ールｆｎ個並べて構成される記憶部と、該記憶部の各メ
モリ・モジュールの同一アドレス分持つ部分に対してリ
ード・ライトするｎビットのデータを格納する第１手段
と、外部アドレス・バスに接続し外部アドレスの情報に
よって任意の一つのメモリ・モジュールを活性化し、外
部アドレスと定数値とを演算し毎回具なる内部アドレス
発生回生成して前記内部アドレス會前記活性化されたメ
モリ・モジュールに入力するメモリ制御部と、アドレス
発生に同期して前記活性化されたメモリ・モジュールか
ら１ビツトずつｍ回にわたって読出したｍビットデータ
あるいは前記活性化されたメモリ・モジュールに１ビツ
トずつｍ回にわたって書込むｍビットデータ金順次格納
または送シ出していく第２手段とを含むこと全特徴とす
る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12721383A JPS6019258A (ja) | 1983-07-13 | 1983-07-13 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12721383A JPS6019258A (ja) | 1983-07-13 | 1983-07-13 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019258A true JPS6019258A (ja) | 1985-01-31 |
Family
ID=14954521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12721383A Pending JPS6019258A (ja) | 1983-07-13 | 1983-07-13 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297068A (ja) * | 1985-10-24 | 1987-05-06 | Amada Co Ltd | 画像メモリの読み出し制御回路 |
| JPH07151267A (ja) * | 1994-09-02 | 1995-06-13 | Nifco Inc | 棒状物保持具 |
| US11384581B2 (en) | 2018-10-23 | 2022-07-12 | Sugatsune Kogyo Co., Ltd. | Door opening/closing apparatus and hinge |
-
1983
- 1983-07-13 JP JP12721383A patent/JPS6019258A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297068A (ja) * | 1985-10-24 | 1987-05-06 | Amada Co Ltd | 画像メモリの読み出し制御回路 |
| JPH07151267A (ja) * | 1994-09-02 | 1995-06-13 | Nifco Inc | 棒状物保持具 |
| US11384581B2 (en) | 2018-10-23 | 2022-07-12 | Sugatsune Kogyo Co., Ltd. | Door opening/closing apparatus and hinge |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3278756B2 (ja) | 画像処理方法及び装置 | |
| JPH077260B2 (ja) | 画像データ回転処理装置及びその方法 | |
| US5095422A (en) | Information transferring method and apparatus for transferring information from one memory area to another memory area | |
| US4839826A (en) | Affine conversion apparatus using a raster generator to reduce cycle time | |
| JPS6019258A (ja) | 記憶装置 | |
| US4713789A (en) | Processor and method of processing image data | |
| JPS58217076A (ja) | 画像記憶装置 | |
| JPS61264425A (ja) | 記憶回路 | |
| JP2969645B2 (ja) | タイムスロット入替回路 | |
| JP2719589B2 (ja) | １チップ半導体記憶装置 | |
| JP2512945B2 (ja) | 画像メモリ装置 | |
| JPH0241058B2 (ja) | ||
| JPH01188962A (ja) | 電子機器 | |
| JPS61221841A (ja) | 記憶装置 | |
| JPS6073583A (ja) | 分割表示装置 | |
| JPS63245781A (ja) | ビツトマツプデイスプレイ装置における多値画像メモリアクセス装置 | |
| JPH09169150A (ja) | 展開回路 | |
| JPH09138761A (ja) | １チップメモリデバイス | |
| JPH09146825A (ja) | 半導体集積回路装置 | |
| JPH03225478A (ja) | 画像処理装置および処理方法 | |
| JPS6340972A (ja) | メモリ制御方式 | |
| JPH06318172A (ja) | 複数メモリデバイスへのリード又はライト動作制御方法およびそのシステム | |
| JPH11212860A (ja) | 画像記憶装置 | |
| JPH0198083A (ja) | フレーム・バッファ並列処理制御回路 | |
| JP2000347926A (ja) | 情報処理システム |