JPH03225478A - 画像処理装置および処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、画像情報をデジタル的に処理するための装
置および方法に関し、特に、データ保持手段としてのマ
ルチポートメモリとバイブライン型演算器とを有する画
像処理装置の構成およびこのマルチポートメモリへのデ
ータ書込方法に関する。

［従来の技術］ 近年のデジタル技術の発展に伴って、画像情報をデジタ
ル的に処理することが広く行なわれている。このような
画像処理を行なうための装置の１つに、第７図にその概
略構成を示す画像処理装置がある。

第７図を参照して、従来の画像処理装置は、データ保持
手段としてｎ個のデュアル・ポート・メモリＭ１〜Ｍｎ
を含む。デュアル・ポート・メモリＭ１〜Ｍｎの各々は
、ランダムな順序でメモリセルへのアクセスが可能なラ
ンダム・アクセスｅボート（以下、単にＲＡＭポートと
称す）ＲＩＯと、シリアルな順序でのみメモリセルへの
アクセスが可能なシリアル・アクセス・ポート（以下、
ＳＡＭポートと称す）ＳＩ、Ｓｏを有する。ＳＡＭボー
トＳＩは、シリアル入力ポートを示し、ＳＡＭボートＳ
Ｏはシリアル出力ポートを示す。

画像処理装置は、所望の情報処理を行なうために、演算
処理されるべき画像情報を出力するデュアル・ポート・
メモリを選択するセレクタ２と、セレクタ２からの画像
情報（第７図においてはシリアル入力１．シリアル入力
２が代表的に示される）に所定の演算処理を施す演算部
３とを含む。

セレクタ２が選択するデュアル・ポート・メモリの数は
、その演算部３が行なう処理内容により異なり、０個の
メモリを選択する場合もあれば、複数個のデュアル・ポ
ート・メモリを選択する場合もある。

演算部３は、その内部の演算がバイブライン的に行なわ
れるように構成されており、処理されるべき画像情報の
入力、演算処理、および処理後の画像情報の出力がバイ
ブライン処理されており、したがってセレクタ２により
選択されたデュアル・ポート・メモリの出力の読出速度
と同一の速度で演算処理された画像情報を出力すること
ができる。演算部３の出力画像情報はデュアル・ポート
・メモリのＳＡＭ入力ポートＳＩへ与えられる。

この画像処理装置は、さらに、必要な演算処理を行なわ
せるために、ホスト演算処理装置（ホス）−ＣＰＵ）１
と、コントローラ４とを備える。ホストＣＰＵＩは、Ｒ
ＡＭバス１０を介してデュアル・ポート・メモリＭｌ−
ＭｎのＲＡＭポートＲＩＯヘアクセス可能であり、かつ
コントローラ４とデータの授受を行なうことができる。

コントローラ４は、ホストＣＰＵＩまたは演算ｇ５３か
らの指定情報に応答して、セレクタ２の選択動作を制御
するとともに、各デュアル・ポート・メモリＭ１〜Ｍｎ
の動作をも制御する。次に動作について簡単に説明する
。

演算部３が行なう演算処理内容は、ホストＣＰＵ１から
システム・データ・バス（図示せず）を介してたとえば
マイクロコード化された命令により設定される。デュア
ル・ポート・メモリＭ１〜ＭｎのＲＡＭポートＲＩＯは
ＲＡＭバス１０を介してホストＣＰＵＩに開放されてい
る。一方、デュアル・ポート−メモリＭ１〜ＭｎのＳＡ
ＭポートＳｏ、Ｓｌは演算部３に対してのみ開放されて
いる。今、ホストＣＰＵＩがコントローラ４に対し、デ
ュアル・ポート・メモリＭｌ、Ｍ２のデータを読出して
演算部３へ与え、その結果をデュアル・ポート・メモリ
Ｍ３へ書込むように命令を与えた場合を考える。このと
き、コントローラ４は、このメモリ選択信号に応答して
、セレクタ２を切換え、デュアル・ポート・メモリＭ１
．Ｍ２のＳＡＭ出力ボートＳＯを選択しシリアル入力１
．シリアル入力２として演算部３の入力部へ接続する。

コントローラ４は次いで、出力メモリとして指定された
メモリＭｌ、Ｍ２をシリアル出力イネーブル状態とし、
かつそこに含まれるシフトレジスタヘクロックを与えて
、ＳＡＭ出力ポートＳＯから順次データを出力させる。

この場合、通常、画像処理においては、デュアル・ポー
ト・メモリはプレインメモリを構成しておリアドレス０
から順次読出される構成とされる場合が多いので、デュ
アル・ポート・メモリＭｌ、Ｍ２のアドレスも同様にコ
ントローラ４から、ラスク走査が行なわれるように出力
される。このときまたコントローラ４は、入力メモリと
して指定されたデュアル・ポート・メモリＭ３へシリア
ル書込イネーブル信号を与えてシリアル書込イネーブル
状態とし、かつこのアドレスもＯ番地から始まるように
設定する。

演算部３は、前述のごとくたとえばバイブライン化され
ており、出力メモリとして指定されたデュアル・ポート
・メモリＭｌ、Ｍ２のデータ読出後は、そのデータ読出
速度に応じて演算処理後の画像情報を出力する。この演
算部３からの出力情報は、コントローラ４の制御の下に
入力メモリとして指定されデュアル・ポート・メモリＭ
３へ、そのＳＡＭ入カポートＳＩを介して書込まれる。

演算部３が続いて複数種類の演算処理を行なう場合、コ
ントローラ４へは、次にアクセスすべきメモリを指定す
るデータが演算部３またはホストＣＰＵＩより与えられ
、この与えられたメモリ指定情報に応答して同様にコン
トローラ４の制御の下にデータのシリアル読出しおよび
シリアル書込みが行なわれる。

ホストＣＰＵＩは、このデュアル・ポート・メモリＭ１
〜Ｍｎの各々へランダムなシーケンスでアクモス可能で
あり、演算部３を用いたバイブライン処理とは独立にＲ
ＡＭポートＲＩＯを介してアクセスして所望のデータ加
工を行なうことができる。

上述のように、デュアル・ポート・メモリをデータ保持
手段（画像メモリ）として用いれば、シリアル（ＳＡＭ
）出力ボートＳＯ→演算部３→シリアル（ＳＡＭ）入力
ポートＳＩというループを構成することができ、演算を
バイブライン的に行なうことができ、これにより高速で
画像処理を行なうことが可能となる。

［発明が解決しようとする課題］ デュアル・ポート・メモリは一般に、その内部に１行分
のデータを保持することのできるデータレジスタを有し
ており、このデータレジスタを用いてＳＡＭボートを介
して外部装置とデータの授受を行なうことができ、これ
により高速でデータの書込み／読出しを行なうことがで
きる。

しかしながら、デュアル・ポート・メモリは他のメモリ
と同様に、シリアル入力動作とシリアル出力動作とを同
時に行なうことができず、１つの指定されたメモリサイ
クルにおいては入力動作または出力動作のいずれか一方
のみを行なうことができるだけである。これは、通常は
、ＳＡＭポートＳＯ，ＳＩは同一の端子により構成され
ているからである。したがって、画像情報を読出したメ
モリに同時に演算処理後の画像情報を書込むことは不可
能であった。

したがって、たとえば第８図に示すような画像処理を高
速で行なうことができないという問題が発生する。今具
体的に例を挙げて説明する。

第８図に示すように、メモリＭＩＯに図形Ａを示す画像
情報が格納されており、この画像Ａを演鼻部３で２値化
した後にメモリＭ１１へ書込む場合を考える。このとき
、メモリＭＩＯ，ＭｌｌのＳＡＭポートを用いれば、前
述のごとく、演算部３のバイブライン処理を妨げること
なく、画像情報を処理してメモリＭｌｌへ書込むことが
できる。

次いで今、この２値化された画像ＢをメモリＭ１２に格
納された図形Ｃでマスク処理し、そのマスク処理した結
果をメモリＭｌｌへ書込む場合を考える。このとき、ま
ずメモリＭｌｌ、Ｍ１２のＳＡＭ出力ポートＳＯから画
像情報が読出され、演算部３でたとえばＡＮＤ演算処理
が施され、その演算処理結果が出力される。しかしなが
ら、このときメモリＭｌｌはシリアル出力モードであり
、データ書込みをそのＳＡＭ入カポ−）Ｓｌを介して行
なうことができない。したがって、−旦別のメモリへ書
込む必要がある。この演算処理が終了した後に、この−
旦別のメモリへ格納された画像情報をメモリＭｌｌへ転
送する必要がある。この場合、ＳＡＭポートを介してデ
ータの転送を行なったとしても、このデータ転送はシリ
アルに行なわれるため、演算に要したとほぼ同様の時間
を転送に要することになり結果的に画像処理時間が長く
なり、高速での画像処理を行なうことができなくなると
いう問題が発生する。

また、画像処理装置においてこのようにデュアルＱポー
ト・メモリに余裕がある場合には、その余裕のメモリを
用いてデータの一時的な格納を行なうことができるもの
の、メモリに余裕がない場合には、この−時的なデータ
格納用の作業領域を確保するために余分なメモリがさら
に必要となり、映像処理装置の価格が高くなるという問
題が生じる。

それゆえ、この発明の目的は、従来の映像処理装置の有
する欠点を除去し、余分のメモリを必要とすることなく
高速で画像情報を処理することのできる画像処理装置お
よび処理方法を提供することである。

［課題を解決するための手段］ この発明に係る画像処理装置は、複数のマルチポートメ
モリから入力メモリと出力メモリとをそれぞれ識別する
情報を発生する手段と、このメモリ識別情報に応答して
同一のメモリが入力メモリおよび出力メモリ両者に指定
されているか否かを判定する手段と、この判定手段出力
に応答して入力メモリの情報入力経路をシリアル・ポー
トおよびランダム・ポートのいずれかに設定し、この設
定された入力経路を介して入力メモリへ情報を書込む手
段とを備える。

情報書込手段は、判定手段が同一のメモリが入力メモリ
および出力メモリ両者に指定されていると判定した場合
には、入力メモリのランダム・ボートから情報を書込み
、そうでない場合には入力メモリのシリアルψポートか
ら情報を書込む。

この発明に係る画像処理方法は、複数のマルチボートメ
モリと、この複数のマルチボートメモリを情報保持手段
として用いて演算処理を行なう演算器とを有する画像処
理装置における画像処理方法であって、複数のマルチボ
ートメモリから入力メモリと出力メモリとをそれぞれ識
別する情報を発生するステップと、この識別情報に応答
して同一のメモリが入力メモリおよび出力メモリ両者に
指定されているか否かを判定するステップと、出力メモ
リとして識別されたメモリのシリアル・ボートから画像
情報を読出して所定の演算処理を施すステップと、判定
結果に従って、演算処理された情報を入力メモリとして
識別されたメモリのシリアル・ポートおよびランダム・
ボートのいずれかから書込むステップとを含む◎ 情報書込ステップは、判定結果が同一のメモリが入力メ
モリおよび出力メモリ両者に指定されていることを示し
ている場合には、入力メモリとして識別されたメモリの
ランダム・ボートから演算処理された情報を書込み、一
方、そうでないときには、入力メモリとして識別された
メモリのシリアル・ポートから演算処理された情報を書
込むステップを含む。

［作用］ この発明の画像処理装置および方法においては、入力メ
モリと出力メモリとが異なっていると判定されたときに
は、入力メモリのシリアル・ボートを介して演算器出力
が書込まれ、一方、そうでない場合には、入力メモリの
ランダム舎ボートを介して演算器出力が書込まれる。し
たがって、演算器に対して画像情報をシリアルに出力し
ているメモリに対しても、同時に演算器出力を書込むこ
とが可能となり、余分のメモリを用いることなく、高速
で画像処理を行なうことが可能となる。

［発明の実施例］ 第１図にこの発明の一実施例である画像処理装置の構成
を概略的に示す。第１図において第７図に示す従来の画
像処理装置と対応する構成部分に対しては同一の参照番
号が付されている。第１図においてこの発明に従う画像
処理装置は、データ書込制御手段として、コントローラ
４、データラッチ５、アドレスカウンタ６、バスインタ
フェース７およびアドレス比較回路８を含む。

コントローラ４は、ホストＣＰＵＩまたは演算部３から
のメモリ選択信号に応答して、セレクタ２の選択動作、
データラッチ５およびアドレスカウンタ６の動作制御な
らびに指定されたメモリの読出／書込動作を制御する信
号を発生する。コントローラ４は、その内部に、出力メ
モリ（演算部３へ画像情報をシリアルに出力するメモリ
）および入力メモリ（演算部３からの画像情報を入力す
るメモリ）を識別する情報を格納するレジスタを備えて
いる。コントローラ４は、また、さらにメモリのシフト
出力／入力動作を規定するためのクロック信号を発生す
るクロック発生器を有している。

アドレス比較回路８は、コントローラ４に格納されてい
る入力メモリ識別情報と出力メモリ識別情報とを比較し
、同一のメモリが入力メモリおよび出力メモリ両者に指
定されているか否かを判定する。アドレス比較回路８の
比較結果はコントローラ４へ与えられる。

アドレスカウンタ６は、入力メモリと出力メモリとが同
一の場合、コントローラ４の制御の下に、入力メモリの
書込アドレスを指定するアドレスを発生する。

データラッチ５は、コントローラ４の制御の下に、能動
化され、演算部３からシリアルに出力される画像情報を
ラッチする。

バスインタフェース７は、同様に、入力メモリと出力メ
モリとが同一の場合、データラッチ５でラッチされてい
る画像情報をアドレスカウンタ６に示すアドレスととも
にＲＡＭバス１０上へ送出し、入力メモリへそのＲＡＭ
ポートを介して情報を書込む。バスインタフェース７は
、さらに、通常、マルチ・ポート・メモリ（以下、デュ
アル・ボート・メモリと称す）はＲＡＭポートを介した
アクセスとＳＡＭポートを介したアクセスとではそのア
クセス時間が異なっており、通常ＲＡＭポートを介した
データの書込みはＳＡＭポートを介したデータ出力より
も遅いため、このメモリにおけるデータの入力・出力の
調停を行なう機能を有する。

また、バスインタフェース７は、デュアル・ボート・メ
モリへ画像情報を書込む場合、ＲＡＭバス１０を占有す
る必要があるため、その際、ホストＣＰＵＩがデュアル
・ボート・メモリヘアクセスしないようにホストＣＰＵ
Ｉへウェイトをかけ、バスインタフェース７を介したデ
ータの書込みとホストＣＰＵＩの任意のメモリへのアク
セス動作との調停動作をも行なう。さらに、バスインタ
フェース７は、演算部３から出力される画像情報のビッ
ト幅（シリアル出力バスのバス幅）とＲＡＭバス１０の
データバス幅との整合をとるためにＲＡＭバス１０のバ
ス幅変換動作を行なう。これは、通常、ＲＡＭバス１０
はホストＣＰＵＩの処理能力に合わせて１６ビツトのデ
ータバス幅を有し、一方シリアルデータバス（演算部３
の入出力バス）は８ビット幅の構成を有することが多い
からである。次に、動作について、その動作フロー図で
ある第２図を示して説明する。

ホストＣＰＵＩまたは演算部３により、コントローラ４
に対し入力メモリと出力メモリの番号がセットされる。

このメモリ識別情報のセットは、ホストＣＰＵＩが行な
う場合にはＲＡＭバス１０を介して行なわれ、かつ演算
部３からの情報が与えられる場合には図示しないシステ
ムバス（ＲＡＭバス）を介して行なわれる（第２図ステ
ップＳ２）。この動作について具体的に、第３図および
第４図を参照して説明する。

コンローラ４には、メモリを識別するための情報を格納
するレジスタＲＯＩ、ＲＯ２，・・・、Ｒ１１が設けら
れている（第４図参照）。今、第３図に示すようにデュ
アル・ポート・メモリＭ１にアドレス空間１００００か
らの空間が割当てられており、デュアル・ポート・メモ
リＭ２にはアドレス空間２００００からのアドレスエリ
アが割当てられており、デュアル・ポート・メモリＭ３
にはアドレス空間３００００以上のアドレスエリアが割
当てられているとする。この場合、最上位のアドレスビ
ット“１”２”、および“３”がそれぞれデュアル・ポ
ート・メモリを識別するための情報となる。この最上位
アドレスビットであるメモリ識別情報がコントローラ４
内のレジスタにセットされる。今、出力メモリがメモリ
Ｍｌ、Ｍ２であり、入力メモリがメモリＭ２であるとす
ると、出力メモリ情報を格納するレジスタＲＯＩ。

ＲＯ２にはそれぞれ“１″　　１２″がセットされる。

一方、入力メモリを識別する情報を格納するレジスタＲ
１１には“２″がセットされる。

アドレス比較回路８は、このコントローラ４内のレジス
タＲＯＩ、ＲＯ２，ＲＩＩにセットされたメモリ識別情
報を読出して比較し、入力メモリ情報を格納するレジス
タＲＩの保持情報と出力メモリ情報を格納する出力レジ
スタＲＯの内容とを比較する（第２図ステップＳ４）。

仮に、アドレス比較回路８が、入力メモリと出力メモリ
とが異なるメモリであると判定すると、コントローラ４
は、この判定結果信号をアドレス比較回路８から受け、
アドレスカウンタ６、データラッチ５およびバスインタ
フェース７を不能動状態に保持したまま、従来と同様に
して、出力メモリのＳＡＭ出力ボートＳＯからシリアル
に画像情報を読出し、セレクタ２を介して演算部３へ与
え、演算部３からのシリアル画像データを入力メモリの
ＳＡＭ入カポートＳＩを介して書込む（第２図ステップ
Ｓ６．Ｓ８）。したがって、この入力メモリと出力メモ
リとが異なっている場合、シリアル情報の流れはたとえ
ば第５図に示すごとくになる。ここで、第５図において
はデュアル・ポート・メモリＭ１とデュアル・ポート・
メモリＭ２とが出力メモリとして識別され、デュアル・
ポートやメモリＭ３が入力メモリとして識別されている
場合の状態が一例として示される。したがって、この場
合、画像情報の流れは、ＲＡＭバスを介することなく、
出力メモリのＳＡＭ出力ポートＳ〇−演算部３−入力メ
モリのＳＡＭ入力入力ボートＳ−る。

次に、第４図に示すように、出力メモリがメモリＭｌ、
Ｍ２であり、入力メモリがＭ２である場合を考える。こ
の場合、アドレス比較回路８は、入力メモリと出力メモ
リとが同一のメモリを含んでいると判定し、その判定結
果をコントローラ４へ与える。コントローラ４は、この
アドレス比較回路８からの判定結果を示す信号に応答し
て、アドレスカウンタ６、データラッチ５およびバスイ
ンタフェース７を活性化し、それぞれ初期設定する（第
２図ステップ５１０）。この初期設定時においては、ま
ずアドレスカウンタ６には、コントローラ４から、入力
メモリを示す最上位アドレスビットがアドレスカウンタ
６の最上位ビットに設定される。したがって、第４図に
示す例のように入力メモリがメモリＭ２の場合には、ア
ドレスカウンタ６には初期値としてアドレス″２０００
０”が設定される。このアドレスカウンタのカウント値
は、コントローラ４に含まれるクロック信号発生器４０
からのクロックに応答して順次１ずっまたは所定値ずつ
増分される。このアドレスカウンタ６の増分単位は、演
算部３が行なう処理内容に応じて適当に設定される。バ
スインタフェース７は、ＲＡＭバス１０の占有状態を監
視し、入力メモリへデータを書込む動作とホストＣＰＵ
のアクセス動作とが衝突しないように調停動作を行ない
、入力メモリへデータを書込むときには、ホストＣＰＵ
ＩにＲＡＭバス１０を介してウェイトをかける。コント
ローラ４は、従来と同様にして、出力メモリのＳＡＭ出
力ポートｓｏをセレクタ２を介して演算部３へ接続する
。演算部３は、このセレクタ２を介して与えられた画像
情報に所定の処理を行なってその演算処理結果をシリア
ルに出力する。演算部３は、バイブライン構成を有して
いるので、演算情報の入力と処理結果情報の出力とは、
所定のクロック数（読出速度を規定するクロック）だけ
ずれているだけであり、その入力動作と出力動作とは同
期がとられている。

コントローラ４は、出力メモリからのシリアル読出動作
に同期した、その内部クロック信号発生器４０からのク
ロック信号により、演算部３から処理された情報が出力
されるごとに、アドレスカウンタ６のカウント値を所定
値だけ増分する。このとき、同時に、データラッチ５も
演算部３から出力された画像情報をコントローラ４の制
御の下にラッチする。

バスインタフェース７は、ＲＡＭ／＜ス１０を介してホ
ストＣＰＵＩにウェイトをかけ、このデータラッチ５に
ラッチされた画像情報をアドレスカウンタ６により発生
されたアドレス情報とともにＲＡＭバス１０上へ送出し
、入力メモリのＲＡＭポートをイネーブル状態としてそ
の入力メモリへ書込む。

ここで、デュアル学ボート・メモリはそのシリアル出力
速度は一般に、ＲＡＭボートを介した入力動作よりも高
速である。したがって、演算部３から出力される画像情
報の出力速度はバスインタフェース７を介してのデータ
書込速度よりも速くなる。この速度の相違を補償するた
めに、バスインタフェース７はたとえばバッファ型の速
度調整手段を備えている。すなわち、アドレスカウンタ
６は、演算部３からの出力動作と同期してそのカウント
値が増分されるためデータラッチ５でラッチされたデー
タにこのカウンタ６のアドレス情報をリンクするために
は、バスインタフェース７でアドレス情報を一旦ラッチ
する必要がある。バスインタフェース７は、データラッ
チ５でラッチされた出力情報のビット幅に応じたデータ
バス幅にＲＡＭバス１０のバス幅を設定し、アドレスカ
ウンタ６からのアドレス情報とデータラッチ５からの情
報とを順次、入力メモリのＲＡＭ入力ボートへ伝送し、
画像情報を書込む。

このときデータラッチ５をたとえばＦＩＦＯ（先入れ先
出し）型のラッチ手段を用いて構成し、演算部３からの
情報を順次ラッチして、バスインタフェース７の制御の
下にＲＡＭバス１０上にこのラッチデータを順次出力す
る構成としてもよい。

この場合にも、アドレスカウンタ６が発生するアドレス
情報をバスインタフェース７においてラッチし、対応の
ラッチ画像情報とリンクさせて出力する構成を設ける必
要がある。このアドレスをラッチするための構成は、バ
スインタフェース７およびアドレスカウンタ６のいずれ
に設けてもよい。

また、これに代えて、アドレスカウンタ６のカウント動
作制御を、コントローラ４からのクロック信号を用いて
行なわずに、たとえばデータラッチ５がバッファメモリ
で構成されている場合、バスインタフェース７がデータ
ラッチ５から情報を読出すごとにアドレスカウンタ６の
カウント値をバスインタフェース７の制御の下に増分す
る構成としでもよい。

バスインタフェース７は、さらに、ＲＡＭポートを介し
て入力メモリへアクセスするために、入力メモリのＲＡ
Ｍポートをイネーブルする構成も備えている。これは、
アドレスカウンタ６が保持している入力メモリの識別情
報（最上位アドレスビット）に応答して対応のメモリの
ＲＡＭポートをイネーブルする信号（チップセレクト信
号）を発生する構成により実現することができる。

同様に、バスインタフェース７は、入力メモリがアドレ
ス信号を取込むタイミングおよびデータを取込むタイミ
ングを与える信号を発生する機能をも備えている。

さらに、通常、画像処理分野においては、演算部３から
出力される情報は、デュアルやボート・メモリの１行の
メモリセルに順次書込まれる情報が順次連続して出力さ
れることが多いので、バスインタフェース７が、ベージ
モードまたはスタティックコラムモードなどの高速アク
セスモードで入力メモリへデータを書込む構成を備えて
いれば、より高速で画像情報を書込むことが可能となり
、高速画像処理を実現することができる（第２図ステッ
プ５１０．３１２）。

この入力メモリと出力メモリとが同一の場合に行なわれ
る動作、すなわち、第２図のステ・ンブＳ１０、Ｓ１２
における画像情報の流れは第６図に示すごとくになる。

すなわち、デュアル・ポート・メモリＭ１およびデュア
ル・ポート・メモリＭ２が出力メモリであり、デュアル
・ポート・メモリＭ２が入力メモリを構成する場合、画
像情報の流れは、ＳＡＭ出力ポートＳ〇−演算部３→デ
一タラツチ５→バスインタフエース７→ＲＡＭノくス１
０→デュアル・ポートメモリＭ２のＲＡＭ入力ポートと
なる。

上述の構成を設けることにより、たとえば第８図に示す
ような画像処理を行なう場合、メモリＭ１１に格納され
た２値化された画像ＢをメモリＭ１２で格納された画像
Ｃでマスキングした結果を再びメモリＭｌｌへ書込むこ
とが可能となる（第８図破線の糸路）。

なお、上記実施例においては、出力メモリが２個であり
、入力メモリが１個の場合が例示的に示されたが、この
出力メモリおよび入力メモリの数はそれぞれ画像処理内
容に応じて決定されるものであり、その数はいくつであ
っても本発明の構成を拡張すれば容易に対応することが
可能となる。

［発明の効果］ 以上のように、この発明によれば、入力メモリと出力メ
モリとが同一の場合には入力メモリのＲＡＭポートを介
して演算処理結果情報を書込み、そうでない場合には、
入力メモリのＳＡＭ入力ポートを介して演算処理結果情
報を書込むように構成している。したがって、入力メモ
リと出力メモリとが同一のメモリの場合であっても入力
メモリへ直接処理結果情報を書込むことができ、−旦処
理結果情報を格納するための作業領域用メモリを設ける
必要がなくなり、大幅なコストダウンを図ることができ
るる。

また、作業領域用メモリを介することなく、処理結果情
報を直接出力／入力メモリへ書込むことができるので、
作業領域メモリから入力メモリへ処理情報を転送する必
要がなく、高速で画像処理を行なうことが可能となる。

さらに、デュアル・ポート・メモリ（マルチ舎ボート・
メモリ）の数が制限されており、かつ作業領域用メモリ
も設けられていない画像処理装置においても、入力メモ
リと出力メモリとを共用することができるので、実質的
にメモリ空間を拡張することが可能となり、多様な画像
処理を効率良く行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である画像処理装置の全体
の構成を概略的に示す図である。第２図はこの発明によ
る画像処理装置の動作を示すフロー図である。第３図は
この発明による画像処理装置のメモリのアドレス空間の
割当ての一例を示す図である。第４図はこの発明による
画像処理装置における入力メモリと出力メモリの判別動
作を説明するための図である。第５図はこの発明による
画像処理装置における入力メモリと出力メモリとが異な
る場合における画像情報の流れを示す図である。第６図
はこの発明による画像処理装置において入力メモリと出
力メモリとが同一の場合の情報の流れを示す図である。 第７図は従来の画像処理装置の構成を概略的に示す図で
ある。第８図は従来の画像処理装置の問題点を説明する
ための図である。 図において、１はホストＣＰＵ、２はセレクタ、３は演
算部、４はコントローラ、５はデータラッチ、６はアド
レスカウンタ、７はバスインタフェース、８はアドレス
比較回路、Ｍ１〜Ｍｎはデュアル・ポート・メモリ（マ
ルチ・ポート・メモリ）である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）処理すべきまたは処理された画像データを各々が
   記憶する複数のマルチポートメモリ、前記複数のマルチ
   ポートメモリの各々はランダムにアクセスすることので
   きるランダム・アクセス・ポートとシリアルにのみアク
   セスすることのできるシリアル・アクセス・ポートとを
   有しており、前記複数のマルチポートメモリから、画像
   情報を入力すべき入力メモリと画像情報を出力すべき出
   力メモリとをそれぞれ識別する情報を発生するための手
   段、 前記識別情報発生手段からの識別情報に応答して、前記
   識別された入力メモリおよび出力メモリが同一のメモリ
   を含んでいるか否かを判定するための手段、 前記出力メモリとして識別されたメモリの画像情報をそ
   のシリアルポートから読出し或る演算処理を施して出力
   する手段、および 前記判定手段出力に応答して、前記演算処理手段出力を
   、前記入力メモリとして識別されたメモリのシリアルポ
   ートとランダムポートのいずれかから書込むための書込
   制御手段とを備え、前記書込制御手段は、前記判定手段
   が前記識別された入力メモリと出力メモリが同一のメモ
   リを含んでいることを示しているときには、前記入力メ
   モリとして識別されたメモリのランダム・ポートから前
   記演算手段出力を書込み、一方、そうでない場合には、
   前記入力メモリとして識別されたメモリのシリアルポー
   トから前記演算手段出力を書込む手段を含む、画像処理
   装置。
2. （２）複数のマルチポートメモリと少なくとも１個の演
   算器とを用いて画像信号を処理するための方法であって
   、前記マルチポートメモリは、ランダムにアクセス可能
   なランダム・アクセス・ポートと、シリアルにのみアク
   セス可能なシリアル・アクセス・ポートとを有しており
   、 前記複数のマルチポートメモリから、処理された画像デ
   ータを入力すべき入力メモリと、処理されるべき画像情
   報を出力すべき出力メモリとをそれぞれ識別する情報を
   発生するステップ、 前記発生された識別情報に応答して、前記識別された入
   力メモリおよび出力メモリが同一のメモリを含んでいる
   か否かを判定するステップ、前記出力メモリとして識別
   されたメモリのデータをそのシリアルポートから読出し
   、前記演算器において或る演算処理を施すステップ、お
   よび前記判定ステップにおける判定結果に応答して、前
   記演算器出力を前記入力メモリとして識別されたメモリ
   のシリアルポートとランダム・ポートとのいずれかから
   書込むためのステップを備え、前記書込ステップは、前
   記判定結果が前記識別された入力メモリと出力メモリと
   が同一のメモリを含んでいることを示しているときには
   前記入力メモリとして識別されたメモリのランダム・ポ
   ートから前記演算器出力を書込み、一方、そうでないと
   きには、前記入力メモリとして識別されたメモリのシリ
   アル・ポートから前記演算器出力を書込むステップを含
   む、画像処理方法。