JPS61150056A - ダイレクト・メモリ・アクセス・コントロ−ラ - Google Patents
ダイレクト・メモリ・アクセス・コントロ−ラInfo
- Publication number
- JPS61150056A JPS61150056A JP59278008A JP27800884A JPS61150056A JP S61150056 A JPS61150056 A JP S61150056A JP 59278008 A JP59278008 A JP 59278008A JP 27800884 A JP27800884 A JP 27800884A JP S61150056 A JPS61150056 A JP S61150056A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- dmac
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイレクト・メモリ・アクセス・コントローラ
に関する。
に関する。
（従来の技術）
従来、複数のチャネルを持つダイレクト・メモリ・アク
セス・コントローラ（以下ＤＭＡＣト記す）において、
メモリからメモリへのデータ転送は、通常二つのサイク
ルによって為される。
セス・コントローラ（以下ＤＭＡＣト記す）において、
メモリからメモリへのデータ転送は、通常二つのサイク
ルによって為される。
第３図は従来のＤＭＡＣの一例のブロック図、第４図は
第３図のＤＭＡＣにおいてメモリ・イニシャライズを行
うときのタイミング図である。
第３図のＤＭＡＣにおいてメモリ・イニシャライズを行
うときのタイミング図である。
第１のサイクルでは、一つのチャネル（仮にチャネルＯ
とする）のアドレスレジスタ３，４の値で指されるメモ
リ１２の番地からデータを読出し、そのデータをテンポ
ラリレジスタＴＥＭＰに格納する。そして、第２のサイ
クルでは、テンポラリレジスタＴＥＭＰの値を、前記チ
ャネルとは別のチャネル（仮にチャネル１とする）のア
ドレスレジスタの値で指されるメモリの査地に薔込む。
とする）のアドレスレジスタ３，４の値で指されるメモ
リ１２の番地からデータを読出し、そのデータをテンポ
ラリレジスタＴＥＭＰに格納する。そして、第２のサイ
クルでは、テンポラリレジスタＴＥＭＰの値を、前記チ
ャネルとは別のチャネル（仮にチャネル１とする）のア
ドレスレジスタの値で指されるメモリの査地に薔込む。
アドレスをインクリメント又はデクリメントして前記の
二つのサイクルを繰返すことで転送が継続して行われる
。
二つのサイクルを繰返すことで転送が継続して行われる
。
従来、ＤＭＡＣで、メモリ１２のあるブロックに同一の
データを書込む場合、前記メモリ・メモリ転送において
チャネルＯのアドレスレジスタの値を固定することによ
って行われていた。
データを書込む場合、前記メモリ・メモリ転送において
チャネルＯのアドレスレジスタの値を固定することによ
って行われていた。
（発明が解決しようとする問題点）
しかし、このような方法では、第４図に示すように、毎
回の転送が、通常のメモリ・メ七す転送と全く同様に、
常に２サイクルをもって行われる為、同一のデータにも
かかわらず転送ごとにソース（チャネル０のアドレスレ
ジスタの内容で指される番地のメモリ）のデータをテン
ポラリレジスタＴＥＭＰに格納するという不必要な動作
が含まれていた。又、ソースアドレスと、ディスティネ
ーションアドレス（チャネル１のアドレスレジスタの内
容）を交互に出力する為、サイクル毎にアドレスの上位
も出力しなければならず、時間がかかりていた。とれら
不用な動作は、ＤＭＡＣがシステムバスを必要以上に独
占し、場合によりては、ＣＰＵを長時間停止する原因に
なっていた。
回の転送が、通常のメモリ・メ七す転送と全く同様に、
常に２サイクルをもって行われる為、同一のデータにも
かかわらず転送ごとにソース（チャネル０のアドレスレ
ジスタの内容で指される番地のメモリ）のデータをテン
ポラリレジスタＴＥＭＰに格納するという不必要な動作
が含まれていた。又、ソースアドレスと、ディスティネ
ーションアドレス（チャネル１のアドレスレジスタの内
容）を交互に出力する為、サイクル毎にアドレスの上位
も出力しなければならず、時間がかかりていた。とれら
不用な動作は、ＤＭＡＣがシステムバスを必要以上に独
占し、場合によりては、ＣＰＵを長時間停止する原因に
なっていた。
本発明の目的は、メモリーのあるブロックを同一データ
にイニシャライズする場合に、メモリ・メモリ転送の最
初の１サイクルでのみ、メモリーからテンポラリレジス
タへのデータリー ドを行い、以後は、テンポ
ラリレジスタのデータをメモリに書込むサイクルだけを
繰り返し行うことによって、前記欠点を解決し、短時間
にメモリイニシャライズを実行し、システムパスの占有
を最小限に抑えるダイレクト・メモリ・アクセス・コン
トローラを提供することにある。
にイニシャライズする場合に、メモリ・メモリ転送の最
初の１サイクルでのみ、メモリーからテンポラリレジス
タへのデータリー ドを行い、以後は、テンポ
ラリレジスタのデータをメモリに書込むサイクルだけを
繰り返し行うことによって、前記欠点を解決し、短時間
にメモリイニシャライズを実行し、システムパスの占有
を最小限に抑えるダイレクト・メモリ・アクセス・コン
トローラを提供することにある。
（問題点を解決するための手段）
本発明のダイレクトΦメモリーアクセス・コントローラ
は、アドレスを保持する複数のアドレス侮レジスタと転
送回数を保持する複数のワードｅカウントーレジスタと
データバス上のデータを一時保持するテンポラリ・レジ
スタとチップの動作モードを保持するコントロール・レ
ジスタと状態を保持するステート・レジスタと状態遷移
を制御するステート・コントローラを持つダイレクト・
メモリ・アクセス・コントローラにおいて、メモリ・メ
モリ転送におけるメモリイニシャライズモードを検出す
る論理回路を設け、該論理回路の出力信号で前記ステー
トコントローラを制御することを特徴として構成される
。
は、アドレスを保持する複数のアドレス侮レジスタと転
送回数を保持する複数のワードｅカウントーレジスタと
データバス上のデータを一時保持するテンポラリ・レジ
スタとチップの動作モードを保持するコントロール・レ
ジスタと状態を保持するステート・レジスタと状態遷移
を制御するステート・コントローラを持つダイレクト・
メモリ・アクセス・コントローラにおいて、メモリ・メ
モリ転送におけるメモリイニシャライズモードを検出す
る論理回路を設け、該論理回路の出力信号で前記ステー
トコントローラを制御することを特徴として構成される
。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、アドレスを保持する複数のアドレス・レ
ジスタ３，４と転送回数を保持する複数のワード・カウ
ント・レジスタ２とデータバス上のデータを一時保持す
るテンポラリ・レジスタＴＥＭＰとチップの動作モード
を保持するコントロール・レジスタ６と状態を保持する
ステート・レジスタと状態遷移を制御するステート・コ
ントローラ７Ｂを持つダイレクト・メモリΦアクセス・
コントローラにおいて、メモリ書メモリ転送におけるメ
モリイニシャライズモードを検出する論理回路１６を設
け、この論理回路１６の出力信号でステートコントロー
ラ７Ｂを制御することを特徴とする。
ジスタ３，４と転送回数を保持する複数のワード・カウ
ント・レジスタ２とデータバス上のデータを一時保持す
るテンポラリ・レジスタＴＥＭＰとチップの動作モード
を保持するコントロール・レジスタ６と状態を保持する
ステート・レジスタと状態遷移を制御するステート・コ
ントローラ７Ｂを持つダイレクト・メモリΦアクセス・
コントローラにおいて、メモリ書メモリ転送におけるメ
モリイニシャライズモードを検出する論理回路１６を設
け、この論理回路１６の出力信号でステートコントロー
ラ７Ｂを制御することを特徴とする。
論理回路１６は、コントロール・レジスタ６からの出力
信号１５からメモリ・メモリ転送におけるメモリ・イニ
シャライズ・モードを検出し、メモリ・イニシャライズ
モードが検出された際にステート信号１３を監視しなが
らステート・コントローラ７ＢＫ信号１４を送シ、状態
の遷移を変化させることにより、次に説明するようなタ
イミングでのデータ転送を可能とする。
信号１５からメモリ・メモリ転送におけるメモリ・イニ
シャライズ・モードを検出し、メモリ・イニシャライズ
モードが検出された際にステート信号１３を監視しなが
らステート・コントローラ７ＢＫ信号１４を送シ、状態
の遷移を変化させることにより、次に説明するようなタ
イミングでのデータ転送を可能とする。
次に、この実施例の動作について説明する。
第２図は第１図の実施例においてメモリ・イニシャライ
ズを行うときのタイミング図であり、アドレスの上位が
Ａｈ＋ｓ、アドレスの下位がＭ８で指される番地（この
番地を（Ａｈｓ、Ａ１８Ｅで表わすものとする）のメモ
リの内容（Ｄ）を（Ａｈｄ 。
ズを行うときのタイミング図であり、アドレスの上位が
Ａｈ＋ｓ、アドレスの下位がＭ８で指される番地（この
番地を（Ａｈｓ、Ａ１８Ｅで表わすものとする）のメモ
リの内容（Ｄ）を（Ａｈｄ 。
Ａｌｄ）番地から（Ａｈｄ 、 Ａｌｄ＋ｎ−１）番地
までのｎワードのメモリーに誉込む場合のタイミングを
示す。
までのｎワードのメモリーに誉込む場合のタイミングを
示す。
ＤＭＡＣは、転送の最初のサイクル（ＴニーＳｒ）の前
半でソースアドレスの上位（ＡＩＨＩ）をシステムデー
タバスＤＢに出力し、アドレスストロブ信号ＳＴＢを出
力してラッチ１１に保持させる。Ｔ１−８ｒの後半でソ
ースアドレスの下位（Ａ１５＋）とメモリ・リード信号
ＭＲを出力し、（Ａｈａ、Ａｊ！ｓ）番地のメモリの内
容（Ｄ）をテンポラリレジスタＴＥＭＰに取込む。
半でソースアドレスの上位（ＡＩＨＩ）をシステムデー
タバスＤＢに出力し、アドレスストロブ信号ＳＴＢを出
力してラッチ１１に保持させる。Ｔ１−８ｒの後半でソ
ースアドレスの下位（Ａ１５＋）とメモリ・リード信号
ＭＲを出力し、（Ａｈａ、Ａｊ！ｓ）番地のメモリの内
容（Ｄ）をテンポラリレジスタＴＥＭＰに取込む。
次のサイクル（Ｔ□−８Ｗ）では、前半でディスティネ
ーションアドレスの上位（Ａｈｄ）をｍＴモア遜ラッチ
１１＋：ｉ持し、後半でデスティネーションアドレスの
下位（Ａｄｄ）とメモリーライト信号ＭＷを出力して（
Ａｈｄ、ＡＡｄ）番地にテンポラリレジスタＴＫＭＰの
データ（Ｄ）を書込む。
ーションアドレスの上位（Ａｈｄ）をｍＴモア遜ラッチ
１１＋：ｉ持し、後半でデスティネーションアドレスの
下位（Ａｄｄ）とメモリーライト信号ＭＷを出力して（
Ａｈｄ、ＡＡｄ）番地にテンポラリレジスタＴＫＭＰの
データ（Ｄ）を書込む。
次に、デスティネーションアドレスの下位（Ａｄｄ）を
インクリメントし、その値ＣＡｌｄ＋１）とメモリーラ
イト信号ＭＷを出力して（Ａｈｄ、ＡＡｄ＋１）番地に
データ（Ｄ） を書込む。
インクリメントし、その値ＣＡｌｄ＋１）とメモリーラ
イト信号ＭＷを出力して（Ａｈｄ、ＡＡｄ＋１）番地に
データ（Ｄ） を書込む。
以後同様に、ディスティネーションアドレスをインクリ
メントしながら、最終番地（Ａｈｄ。
メントしながら、最終番地（Ａｈｄ。
Ａ）ｄ＋ｎ−１）までライトサイクル（ＳＷ）を繰返す
。デスティネーションアドレスの上位は、途中、デステ
ィネーションアドレスの下位がオーバーフローした時の
み変更すればよく、これは例えばアドレスの下位が８ビ
ツトの場合には、２５６回に１回アドレスの上位を変更
すればよいことになる。
。デスティネーションアドレスの上位は、途中、デステ
ィネーションアドレスの下位がオーバーフローした時の
み変更すればよく、これは例えばアドレスの下位が８ビ
ツトの場合には、２５６回に１回アドレスの上位を変更
すればよいことになる。
転送毎にソースデータを読出す従来の方式（第３回、第
４回）に較べて、本方式が極めて短時間にメモリのイニ
シャライズを実行できることは明らかである。
４回）に較べて、本方式が極めて短時間にメモリのイニ
シャライズを実行できることは明らかである。
（発明の効果）
以上説明したように、本発明によればＤＭＡＣのメモリ
・メモリ転送において、最初の１サイクルでのみメモリ
からのデータ読出しを行ない以後はメモリライトサイク
ルだけを繰返し実行する機能を持たせることによって、
メモリのおるブロックのイニシャライズ（同一の値を書
込むこと）が非常に短時間に実行でき、システムバス占
有時間を短縮し、システムの高速化をはかることが可能
となるダイレクト・メモリ・アクセス・コントローラを
得ることができる。
・メモリ転送において、最初の１サイクルでのみメモリ
からのデータ読出しを行ない以後はメモリライトサイク
ルだけを繰返し実行する機能を持たせることによって、
メモリのおるブロックのイニシャライズ（同一の値を書
込むこと）が非常に短時間に実行でき、システムバス占
有時間を短縮し、システムの高速化をはかることが可能
となるダイレクト・メモリ・アクセス・コントローラを
得ることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例においてメモリ・イニシャライズを行う
ときのタイミング図、第３図は従来のダイレクト番メモ
リ・アクセス・コントローラの一例のブロック図、第４
図は第３図に示すダイレクト・メモリ・アクセス・コン
トローラにおいてメモリ・イニシャライズを行うときの
タイミング図である。 ２・・・・・・ワード−カウント・レジスタ、３・・・
・・・アドレス・レジスタ（上位）、４・・・・・・ア
ドレス・レジスタ（下位）、５・・・・・・ステート；
レジスタ、６・・・・・・コントロール・レジスタ、７
Ａ、７Ｂ・・・・・・ステート・コントローラ、８・・
・・・・タイミング・コントローラ、１１・・・・・・
ラッチ、 １２−・・−メ、モリ、１３・・・・・・
ステート信号、１４．１５・・・・・・制御信号、１６
・・・・・・論理回路、ＡＤＬ・・・・・・アドレス・
バス、Ａｈａ・・・・・・ソース・アドレス上位、ＡＩ
Ｂ・・・・・・ソース・アドレス下位、Ａｈｄ・・・・
・・ディスティネーシ１ン・アドレス上位初期値、ＡＪ
ｄ・・・・・・ブイステイネ−シラン・アドレス下位初
期値、Ｄ・・・・・・ソース・アドレスで指されるメモ
リの内容、ＤＢ・・・・・・データバス、ＭＲ・・・・
・・メモリ・リード信号、ＭＷ・・・・・・メモリ・ラ
イト信号、Ｓ、・・・・・・メモリーリード・サイクル
、ＳＴＢ・・・・・・アドレスストローブ信号、Ｓｗ・
・・・・・メモリ・ライト・サイクル、ＴＥＭＰ・・・
・・・テンポラリ・レジスタ、Ｕｍ（ｍ＝１．２．・・
・、ｎ）・・・・・・ｍ回目の転送（従来装置）、Ｔｍ
（ｍ＝１．２． ・。 ｎ）・・・・・・ｍ回目の転送（本発明）。
図に示す実施例においてメモリ・イニシャライズを行う
ときのタイミング図、第３図は従来のダイレクト番メモ
リ・アクセス・コントローラの一例のブロック図、第４
図は第３図に示すダイレクト・メモリ・アクセス・コン
トローラにおいてメモリ・イニシャライズを行うときの
タイミング図である。 ２・・・・・・ワード−カウント・レジスタ、３・・・
・・・アドレス・レジスタ（上位）、４・・・・・・ア
ドレス・レジスタ（下位）、５・・・・・・ステート；
レジスタ、６・・・・・・コントロール・レジスタ、７
Ａ、７Ｂ・・・・・・ステート・コントローラ、８・・
・・・・タイミング・コントローラ、１１・・・・・・
ラッチ、 １２−・・−メ、モリ、１３・・・・・・
ステート信号、１４．１５・・・・・・制御信号、１６
・・・・・・論理回路、ＡＤＬ・・・・・・アドレス・
バス、Ａｈａ・・・・・・ソース・アドレス上位、ＡＩ
Ｂ・・・・・・ソース・アドレス下位、Ａｈｄ・・・・
・・ディスティネーシ１ン・アドレス上位初期値、ＡＪ
ｄ・・・・・・ブイステイネ−シラン・アドレス下位初
期値、Ｄ・・・・・・ソース・アドレスで指されるメモ
リの内容、ＤＢ・・・・・・データバス、ＭＲ・・・・
・・メモリ・リード信号、ＭＷ・・・・・・メモリ・ラ
イト信号、Ｓ、・・・・・・メモリーリード・サイクル
、ＳＴＢ・・・・・・アドレスストローブ信号、Ｓｗ・
・・・・・メモリ・ライト・サイクル、ＴＥＭＰ・・・
・・・テンポラリ・レジスタ、Ｕｍ（ｍ＝１．２．・・
・、ｎ）・・・・・・ｍ回目の転送（従来装置）、Ｔｍ
（ｍ＝１．２． ・。 ｎ）・・・・・・ｍ回目の転送（本発明）。
Claims (1)
- アドレスを保持する複数のアドレス・レジスタと転送回
数を保持する複数のワード・カウント・レジスタとデー
タバス上のデータを一時保持するテンポラリ・レジスタ
とチップの動作モードを保持するコントロール・レジス
タと状態を保持するステート・レジスタと状態遷移を制
御するステート・コントローラを持つダイレクト・メモ
リ・アクセス・コントローラにおいて、メモリ・メモリ
転送におけるメモリイニシャライズモードを検出する論
理回路を設け、該論理回路の出力信号で前記ステート・
コントローラを制御することを特徴とするダイレクト・
メモリ・アクセス・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278008A JPS61150056A (ja) | 1984-12-25 | 1984-12-25 | ダイレクト・メモリ・アクセス・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278008A JPS61150056A (ja) | 1984-12-25 | 1984-12-25 | ダイレクト・メモリ・アクセス・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150056A true JPS61150056A (ja) | 1986-07-08 |
Family
ID=17591346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278008A Pending JPS61150056A (ja) | 1984-12-25 | 1984-12-25 | ダイレクト・メモリ・アクセス・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150056A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120660A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | マイクロコンピュータ装置 |
| JPH02153450A (ja) * | 1988-12-05 | 1990-06-13 | Fujitsu Ltd | メモリの初期設定方法 |
| JPH0363861A (ja) * | 1989-08-02 | 1991-03-19 | Nec Corp | Ｄｍａコントローラ |
-
1984
- 1984-12-25 JP JP59278008A patent/JPS61150056A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120660A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | マイクロコンピュータ装置 |
| JPH02153450A (ja) * | 1988-12-05 | 1990-06-13 | Fujitsu Ltd | メモリの初期設定方法 |
| JPH0363861A (ja) * | 1989-08-02 | 1991-03-19 | Nec Corp | Ｄｍａコントローラ |
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