JPS62219153A - Ｄｍａコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＤＭＡ　（ダイレクト・メモリ・アクレス）コントロー
ラであって、ワークカウンタにヒツトされた転送情報に
よるＤＭＡ転送の終了後、情報レジスタに格納された転
送情報をゲート回路を介してワークカウンタに供給しセ
ットすることにより、複数のデータブロックの高速の転
送を可能とする。

〔産業上の利用分野〕

本発明はシステムメモリと他の記憶装置との間のＤＭＡ
転送を行なうＤＭＡコントローラに関するもので、特に
複数のデータブロックの連続したＩ）Ｍ△転送を高速に
行なうＤＭＡコントローラに関するものである。

従来よりコンピュータシステムにおいて、システムメモ
リと、例えばディスク装置等の他の記憶装置との間でデ
ータを転送する際の転送時開の短縮のために、ＣＰＬＩ
を介さずＤＭＡコントローラの制す１１によって直接デ
ータを転送するＤＭＡ転送が行なわれている。このＤＭ
Ａ転送では、データはデータブロック単位で転送される
が、複数のデータブロックを転送する際にはこの複数の
データブロックを連続して転送り°るデータチェインが
行なわれる。

このデータチェインはＣＰｕからＤＭＡコントローラへ
の転送情報のセットするための時間を短縮して、データ
転送時間を短縮するものであるが、更に高速で、かつ能
力を低下させることなくデータチェインを行なうＩ）　
Ｍ　Ａコントローラの実現が要望されている。

〔従来の技術〕

従来のデータチェイン方式としては、２つの方式がある
。

第１の方式では複数の記憶装置夫々のＩ１０インターフ
１イスに対応してＤＭＡコントローラ内に設けられたヂ
１／ネルのうち、ＤＭＡ転送を行なう記憶装置に対応す
るチャネルとは別のチャネルを情報レジスタとして使用
する。まずＣＰＵによってＤＭＡ転送を行なうチャネル
に第１データブロツクの転送情報をセットし、情報レジ
スタのチャネルに第２データブロツクの転送情報をセッ
トした後ＤＭＡ転送を開始する。第１データブロツクの
転送が終了すると、ＤＭＡコントローラ内で情報レジス
タのチャネルよりＤＭＡ転送を行なうチ１／ネルに第２
データブロツクの転送情報を再ヒツトし、ＤＭＡコント
ローラはＣＰＬＪに制御を返すことなく第２データブロ
ツクの転送を行なう。

第２の方式では、ＣＰＵによってシステムメモリの所定
領域に第１データブロツク、第２データブロツク夫々の
転送情報をレットする。ＤＭＡコントーラはシステムメ
モリより第１データブロツクの転送情報を読み出してＤ
ＭＡ転送を行なうチャネルにセットした後第１データブ
ロツクのＤＭＡ転送を開始する。第１データブロツクの
転送が終了するとＤＭＡコントローラはシステムメモリ
Ｊ：り第２データブロツクの転送情報を読み出してＤＭ
Ａ転送を行なうチャネルにセットし第２データブロツク
のＤＭＡ転送を行なう。

〔発明が解決しようとする問題点〕

従来の第１の方式では、情報レジスタとして−のチャネ
ルが使用されるため、ＤＭＡコントローラ内で使用でき
るチャネルの数が減り、ＤＭＡコントローラの能力が低
下するという問題点があった。

また、第２の方式では１データブロツクの転送毎にＤＭ
Δコントローラはシステムメモリより転送情報を読み出
さねばならず、このシステムメモリのアクセス時間が必
要であるためにデータチェインに要りる時間が長くなり
、このデータチェインの問ＣＰＵはバスから切離されて
いるためにＣＰＵの処理が遅れる等の問題点があった。

本発明は上記の点にかｌυがみてなされたもので、高速
でかつ能ツノの低下なくデータチェインを行なうことの
可能なりＭＡコント［］−ラを提供することを目的とす
る。

〔問題点を解決するための手段〕

第１図は本発明のＤＭＡコント１コーラの原理ブロック
図を承り。

第１図において、２３はワークカウンタ、２４は情報レ
ジスタ、２８はゲート回路である。ワークカウンタ２３
はＣＰＬＪより端子２０を介して供給されるデータブロ
ックの転送情報をレットされ、この転送情報に基づいた
アドレスを生成し、このアドレスを端子２７よりシステ
ムメモリに供給してＤＭＡ転送の制御を行なう。またこ
のデータブロックの転送終了によりエンド信号ＥＮＤを
発生１゛る。

情報レジスタ２４にはＣＰＵより端子２１゜２２を介し
て次のデータブロックの転送情報が供給されて格納され
る。

ゲート回路２３は上記ワークカウンタ２３よりエンド信
号ＥＮＤが供給されると、情報レジスタ２４の出力する
次のデータブロックの転送情報をワークカウンタに供給
してセットする。

〔作用〕

ワークカウンタにセットされた転送情報による１データ
ブロツクのデータ転送が終了すると、情報レジスタより
ゲート回路を介して次のデータブロックの転送情報がワ
ークカウンタにセットされ、このデータブロックのデー
タ転送が連続して行なわれる。つまりデークチ１インの
ためにシステムメモリをアクセスする必要がなく、かつ
、ＤＭＡ］ントローラ内の他のチＩＩネルのワークカウ
ンタを情報レジスタとして使用する必要もない。

〔実施例〕

第２図は本発明になるＤＭＡコントローラを用いたコン
ピュータシスデムの一実施例のブロック系統図を示づ。

同図中、１０はＣＰＵであり、バスライン１１に接続さ
れている。バスライン１１にはＤＭＡコント［ｌ−ラ１
２、システムメモリ１３、Ｉ１０インターフェース１４
ａ、１４ｂ。

１４Ｃ，１４ｄ夫々が接続されている。Ｉ１０インター
フ１−ス１４ａ−１４ｄ夫々には例えばディスク８首等
の記憶装置（図示せず）が接続されでいる。

ＤＭＡコントローラ１２内にはＩ１０インターフェース
１４ａ〜１４ｄ夫々に対応して、ヂ１１ネル１２ａ、１
２ｂ、１２ｃ、１２ｄが設けられている。また、ＤＭＡ
コントローラ１２とＣＰＵ１０とは制御ライン１５，１
６．１７により直接接続されている。

第３図はＤＭＡコントローラ１２内の各チャネル１２ａ
〜１２６夫々の一実施例の回路描成図を示す。同図中、
端子２０．２１，２２．夫々にはＣＰＵ１０よりバスラ
イン１１を介して転送情報が入来１゛る。端子２０より
の転送情報はワークカウンタ２３に供給されてセットさ
れ、また端子２１．２２夫々よりの転送情報は情報レジ
スタ２４内の第１情報レジスタ２５、第２情報レジスタ
２６夫々に供給されて格納される。上記の転送情報どし
ては、システムメモリ１３に棗ぎ込み又は読み出される
１データブロツクの、システムメモリ１３上の先頭アド
レスと、この１データブロツクのバイト数とである。

ワークカウンタ２３はアドレスカウンタと、バイトカウ
ンタとを有し、上記端子２０よりの転送情報の先頭アド
レス、バイト数人々がアドレスカウンタ、バイトカウン
タ夫々にセットされる。ＤＭＡ転送は、ワークカウンタ
２３のアドレスカウンタの出力アドレスを端子２７より
バスライン１１を介してシステムメモリ１３に供給して
、システムメモリ１３の上記アドレスに１バイト分のデ
ータの書き込み又は読み出しを行う。

この後ワークカウンタ２３のアドレスカウンタのアドレ
スカウント値を「１」だけインクリメントし、かつパイ
１〜カウンタのバイトカウント値を「１」だリデクリメ
ントして同様にシステムメモリ１３のアクセスを繰り返
し、バイトカウント値が「０」となるまでシステムメモ
リ１３にデータの書き込み又は読み出しを行う。バイト
カウント値がｒＯＪとなるとワークカウンタ２３は所定
期間トルベルのエンド信号を生成してゲート回路２８に
供給する。

ゲート回路２８は第１情報レジスタ２５の出力する転送
情報（データブロックの先頭アドレス及びバイト数）を
供給されているゲート２９と、第２情報レジスタ２６の
出力する転送情報を供給されているゲート３０と、ゲー
ト２９又は３０より転送情報を供給されているゲート３
１と、上記ゲート２９．３０の作動制御を行なうフリッ
プフロップ３２より構成されている。

フリップフロップ３２はＤ形のもので、そのσ端子とデ
ータ端子りを接続してＴ形の動作を行なう構成とされて
いる。リセット又はデータヂエイン終了を指示する信号
が端子３３より入来すると７リツプフロツプ３２はリセ
ットされてＱ端子よりＬレベルの選択信号を出力する。

この選択信号はゲート３０の制ＤＩＩ　ＯＷ子に供給さ
れると共に、インバータ３４で反転されてゲート２９の
制御端子に供給される。従って、リセット時点ではゲー
ト３０は遮断し、ゲート２９は導通してて第１情報レジ
スタ２５の出力する転送情報がグー１−３１に供給され
る。

この状態においてワークカウンタ２３よりエンド信号が
供給されるとゲート３１が導通して上記ゲート２９を介
して供給された第１情報レジスタ２５の転送情報がワー
クカウンタ２３に供給されセットされる。

この後、エンド信号によって７リツプフロツプ３２は反
転してＨレベルの選択信号を出力し、グー１〜２９はｌ
！４ＩＩｉＬ、ゲート３０は導通する。更に、この後ワ
ーク力・インク２３がエンド信号を出力すると、ゲート
３１が導通してゲート３０を介した第２情報レジスタ２
６の出力する転送情報がワークカウンタ２３に供給され
てレットされ、更にフリップフ［１ツブ３２の出力する
選択信号が反転する。

第４図は第３図示のチャネルのデータチェイン時の１１
’）４作説明用の７０−チ１１−トを示す。例えばＩ１
０インターフェース１４ａよりＤＭＡリクエス１−信ｇ
がＤＭＡコントローラ１２に供給されると、ＤＭＡコン
トローラ１２は制御ライン１５を介してＣＩ〕Ｕ１０に
バスライン１１のホールドリクエスト信号を供給する。

このＩＣＰＬｌｌ　０は制御ライン１６を介してＤＭＡ
コントローラ１２にホールドアクノリッジ信号を供給し
、またバスライン１１を介してＤＭＡコント０−ラ１２
に転送情報を供給して、バスライン１１を切離す。ＤＭ
Ａコントローラ１２は上２ホールドアクノリッジ信号の
供給により第４図示の処理を開始する。

まず、ＤＭＡコントローラは、ＤＭＡリクエストのあっ
た１１０インターフエース１４ａに対応するチャネル１
２ａのワークカウンタ２３にＣＰＵ１０よりの第１デー
タブロツクの転送情報をセットシ（ステップ４０）、更
に第２データブロツクの転送情報を第１情報レジスタに
セットしくステップ４１）、第３データブロツクの転送
情報を第２情報レジスタにセットする（ステップ４２）
。

この後、Ｉ１０インターフェース１４ａよりのＤＭＡリ
クエスト信号の有無を判別しくステップ４３）、ＤＭＡ
リクエスト信号があればステップ４４に移行する。

ステップ４４では、ワークカウンタ２３のアドレスカウ
ント値をアドレスとしてシステムメモリ１３をアクセス
し、Ｉ１０インターフェース１４ａよりの１バイト分の
データをシステムメモリ１３に書き込むか、又はシステ
ムメモリ１３より１パイ１〜分のデータを読み出してＩ
１０インターフェース１４ａに供給する。

ＤＭＡコントローラ１２はチＩＩネル１２ａのワークカ
ウンタ２３のアドレスカウント値を「１」だりインクリ
メン１〜し、かつバイトカウント値を「１」だけデクリ
メントする（ステップ４５）。

この復バイトカウント値が「０」であるかどうかを判別
しくステップ４６）、ｒＯＪでなければステップ４３に
移行して上記ステップ４３，４４゜４５を繰り返す。

バイトカウント値が「０」となって第１データブロツク
のＤＭＡ転送が終了すると、ステップ４６よりステップ
４７に移行してワークカウンタ２３Ｊ：リエンド信号を
出力する（ステップ４７）。

上記のエンド信号９出力によりゲート回路２８は第１情
報レジスタ２５の第２データブロツクの転送情報をワー
クカウンタ２３にセットするくステップ４８）。

ＤＭＡコントローラ１２は情報レジスタ２４の再設定が
必要であるかどうかを判別しくステップ４９）、必要で
あればステップ５０において情報レジスタ２４の再設定
を行なった後、また不要であれば直接ステップ５１に移
行する。

なお、情報レジスタ２４の再設定は４デ一タブロツク以
上のデータチェインを行なう場合に必要どなり、３デー
タブロツクまでのデータヂエインでは不要である。

ステップ５１ではＤＭＡリクエスト信号の有無を判別し
、これが有る場合にはステップ５２に移行してワークカ
ウンタ２３のアドレスカウント値によりシステムメモリ
１３をアクセスして１バイ１−分のデータの転送を行な
う。

ＤＭＡコントローラ１２はアドレスカウント値を１１」
だけインクリメントし、かつバイトカウント値を「１」
だ【′ｊデクリメントする（ステップ５３）。

上記のステップ４９〜５３はバイトカウント値がｒＯＪ
となるまで繰り返され、バイトカウント値が「０」とな
ったとステップ５４で判別されると、ステップ５５に移
行してワークカウンタ２３よりエンド信号を出力する。

この後、ＤＭＡコントローラ１２は例えばデータチェイ
ンを行なうぺぎデータブロック数と既にＤＭＡ転送した
データブロック数とを比較して、データチェインを終了
ずべきであるかどうかを判別しくスΣ”ツブ５６）、終
了すべき場合には第４図に示す処理を終了し、終了しな
い場合にはステップ５７に移行Ｊ°る。

ステップ５７では、エンド信号の出力にＪ：リグート回
路２８は第２情報レジスタ２５の第３データブロツクの
転送情報をワークカウンタ２３にセットする。この１Ｇ
　Ｄ　Ｍ　Ａコントローラ１２はステップ５８〜６４を
実行する。

ここでステップ５８．５９．６０，６１．６２゜６３．
６４夫々は前記のステップ４９．５０゜５１．５２．５
３．５４．５５夫々とまったく同一の処理である。上記
のステップ６４でエンドイシ号を出力した後、ステップ
６５ではステップ５６と同様にデータチェインを終了す
べきであるかどうかを判別し、終了すべき場合には第４
図示の処理を終了覆る。終了しない場合にはステップ４
８に移行する・。

このようにステップ４８に移行して４デ一タブロツク以
上のデークチ１インを行なう場合には、その前の第３デ
ータブロツクの転送を行なっている途中でＤＭＡコント
ローラ１２はステップ５８からステップ５９を実行する
。

このステップ５９ではＤＭＡコントローラ１２は−ＨＣ
ＰｔＪ１０に制御を戻し、ＣＰＵ１０よりバスライン１
１を介してＤＭＡコントローラ１２に第４データブロツ
ク（及び第５データブロツク）の転送情報が供給される
。この第４データブロツク（及び第５データブロツク）
の転送情報が第１情報レジスタ２５（及び第２情報レジ
スタ２６）にセットされる。このＩＣＰＬＪｌ　０はＤ
ＭΔコン１〜〇−ラ１２に制御を渡し、ステップ６０が
実行される。

従って、ステップ６５より移行するステップ４８におい
ては、第１情報レジスタ２５の第４データブロツクの転
送情報がワークカウンタ２３にレットされる。

ステップ５６．６５夫々の判別によりデータチェインを
終了する際にはＤＭＡコントローラ１２は制御ライン１
７を介してＣＰＬＪ　１０にデータチェイン終了信号を
供給し、これによってＣＰＵ１０に制御が戻る。

このＪこうに、ステップ４０〜４２において３つのデー
タブロックの転送情報が予めｃｐｕｉ　ｏよりＤＭＡコ
ン１−ローラ１２内のチャネル（例えば１２ａ）にセラ
ｌ−されているため、３データブロツクのデータチェイ
ンを行なう場合には、データチェインの途中でｃｐｕ　
ｉ　ｏよりＤＭＡコン１−ローラ１２のチャネル（例え
ば１２ａ）を再設定する必要がなく高速のデータチェイ
ンを行なうことができる。

また、このデータチェインを行なうために他のチｔＩネ
ル（例えば１２ｂ〜１２Ｇのうちのいずれか）を使用す
る必要がなく、使用できるチーネルの数が減少Ｉず、Ｄ
ＭＡコントローラ１２の能力は低下することがない。

なお、各チャネル１２８〜１２ｄ夫々の情報レジスタは
１データブロツクの転送情報を格納するｂのであっても
良く、また３デ一タブロツク以上の転送情報を格納する
ものであっても良く、上記実施例に限定されない。

〔発明の効果〕

上述の如く、本発明によれば、１データブロツクのデー
タφλ送毎にシスデムメモリより転送情報を読み出す必
要がなく高速のデータブエインを行なうことができ、か
つ他のヂ１？ネルを情報レジスタとして使用する必要が
なくＤＭＡコントローラの能力が低下りることを防止で
きる。

【図面の簡単な説明】

第１図は本発明のＤＭＡコントローラの原理ブロック図
、 第２図は本発明のＤＭＡコントローラを適用したコンピ
ュータシステムの一例のブロック系統図、 第３図は本発明のＤＭＡコントローラのチャネルの一実
施例の回路構成図、 第４図は本発明のＤＭＡコントローラの動作説明用フロ
ーチ１１−１〜である。 図中において、 １０はＣＰＵ、 １１Ｇよバスライン、 １２はＤＭＡコントローラ、 １２ａ〜１２ｄはチＩＩネル、 ２３はワークｈウンタ、 ２４は情報レジスタ、 ２８はゲート回路、 ４０〜６５はスデツプである。 不発項フシＹローラのｓｇｍ　不フロー第４図 ・４−マ一ト

Claims (1)

1. 【特許請求の範囲】 バスライン（１１）を介して接続されたシステムメモリ
   （１３）と他の記憶装置との間のデータ転送の要求があ
   ったとき、ＣＰＵ（１０）より転送情報を供給された後
   該ＣＰＵを該バスライン（１１）より切離し、データブ
   ロック単位で該システムメモリ（１３）と他の記憶装置
   との間のデータ転送の制御を行なうＤＭＡコントローラ
   において、 該ＣＰＵ（１０）より供給されるデータブロックの転送
   情報をセットし該転送情報に基づくアドレスを生成して
   該システムメモリ（１３）に供給すると共に、該データ
   ブロックの転送終了によりエンド信号を発生するワーク
   カウンタ（２３）と、該ＣＰＵ（１０）より供給される
   次のデータブロックの転送情報を格納する情報レジスタ
   （２４）と、 該ワークカウンタ（２３）よりエンド信号が供給された
   とき該情報レジスタ（２４）の出力する次のデータブロ
   ックの転送情報を該ワークカウンタ（２３）に供給して
   セットするゲート回路（２８）とを有し、 複数のデータブロックの連続したデータ転送の制御を行
   なうことを特徴とするＤＭＡコントローラ。