JPH0736819A

JPH0736819A - Ｄｍａデータ転送装置

Info

Publication number: JPH0736819A
Application number: JP18029293A
Authority: JP
Inventors: Masayuki Sano; 雅之佐野; Yoichiro Arimatsu; 洋一郎有松; Hideya Ohashi; 秀也大橋; Atsushi Matsubara; 敦松原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-07-21
Filing date: 1993-07-21
Publication date: 1995-02-07

Abstract

(57)【要約】【目的】１つのブロックのＤＭＡデータ転送終了の後
に直ちに次のブロックのＤＭＡデータ転送を開始できる
ようにする。【構成】データのブロックの開始アドレスを複数個記
憶するレジスタとそれに対応するデータ数を記憶するレ
ジスタを複数個備えて、１つのブロックの開始アドレス
からデータ数分のデータのＤＭＡデータ転送を終了した
後、次のブロックの開始アドレスと、データ数を選択し
てデータ数分のデータのＤＭＡデータ転送を順次行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速のデータ転送が要
求される画像処理その他におけるダイレクトメモリアク
セスデータ転送（以下、ＤＭＡデータ転送と呼ぶ。）に
関するものである。特に、複数のブロックのデータの転
送に関するものである。

【０００２】

【従来の技術】従来、データのブロックが複数存在し、
そのブロックを順次ＤＭＡを用いて転送する場合におい
ては、１つのブロックの転送が終了する度に、毎回、中
央処理装置がＤＭＡデータ転送を行うデータのブロック
のメモリ空間内における先頭アドレスと、データの長さ
を設定し、次のブロックのＤＭＡデータ転送を行ってい
た。

【０００３】ところがこの方法においては、１つのブロ
ックのデータのＤＭＡデータ転送が終了した後に中央処
理装置が次にＤＭＡデータ転送を行うデータのブロック
の先頭アドレスと、データの数を設定しているので、中
央処理装置による先頭アドレスと、データの数の設定の
間はＤＭＡデータ転送が中断するという問題が起こる。
この問題を解決するために、ＤＭＡデータ転送に要する
時間よりも短い時間を計測するタイマを備え、タイマの
タイムアウトに同期してベースアドレスレジスタとベー
スカウントレジスタに中央処理装置が予めＤＭＡデータ
転送を行うブロックの先頭アドレスとデータの数を書き
込み、その値を１つのブロックのデータのＤＭＡデータ
転送終了直後にカレントアドレスレジスタとカレントカ
ウントレジスタに設定することにより、１つのブロック
のＤＭＡデータ転送後に連続して次のブロックのＤＭＡ
データ転送を開始できるようにする方法が提案されてい
る（例えば特開平３ー８８０５７公報参照）。

【０００４】

【発明が解決しようとする課題】しかしながら、この方
法においても中央処理装置によってＤＭＡデータ転送を
行うブロックの先頭アドレスとデータの数の書き込みを
行っているため、中央処理装置が優先度が高い処理を行
っている場合にはタイマがタイムアウトをして、実際に
１ブロックのＤＭＡデータ転送が終了しているにもかか
わらず次にＤＭＡデータ転送を行うブロックの先頭アド
レスとデータの数を書き込みが行われない場合が生じ
る。また、最もデータ数が少ないブロックの転送に要す
る時間より短いタイマを設定しなければならず、ＤＭＡ
データ転送途中でデータの数が可変する場合にはタイマ
の設定が非常に困難になる場合がある。

【０００５】本発明は、このような問題に対してなされ
たものであり、煩わしいタイマの設定をすることなく、
１つのブロックのＤＭＡデータ転送終了の後に直ちに次
のブロックのＤＭＡデータ転送を開始できるようにする
装置を提供するものである。

【０００６】

【課題を解決するための手段】本発明は、ＤＭＡデータ
転送を行うデータのブロックのメモリ空間内における開
始アドレスおよび転送データ数を設定することにより、
ＤＭＡデータ転送を行うＤＭＡデータ転送装置におい
て、前記開始アドレスを前記ブロックの数だけ設定する
とともに、該開始アドレスに対応する転送データ数を前
記ブロックの数だけ設定し、１つの開始アドレスからデ
ータの転送を開始し、該開始アドレスに対応した転送デ
ータ数のデータ転送が終了した後に、次の開始アドレス
からデータの転送を開始して、該開始アドレスに対応し
た転送データ数のデータの転送をすることにより、順
次、複数のブロックのデータを転送するものである。

【０００７】

【作用】複数のブロックの開始アドレスとデータの数を
設定しておき、１つのブロックのデータの転送が終了し
た後に、次のブロックの開始アドレスからデータの数だ
け転送する、という動作を繰り返すことにより、複数の
ブロックのデータを順次途切れることなくＤＭＡデータ
転送する。

【０００８】

【実施例】本発明のＤＭＡデータ転送装置の第１の実施
例について図１を参照にして説明する。なお、本実施例
においてはメモリ空間内の４つの領域を順次ＤＭＡデー
タ転送するためのＤＭＡデータ転送装置について説明す
る。図１は、本発明の第１の実施例に係るＤＭＡデータ
転送装置１１の構成図である。同図には、ＤＭＡデータ
転送装置をコントロールする中央処理装置１９と、ＤＭ
Ａデータ転送に用いるメモリ２１と入出力制御装置２０
も記載されている。

【０００９】図１において、１１は本発明のＤＭＡデー
タ転送装置である。１２は中央処理装置１９の制御に基
づきＤＭＡデータ転送装置１１を制御する制御手段とし
ての制御回路である。１３はＤＭＡデータ転送を行うデ
ータのブロックの開始アドレスを保持する第１の保持手
段としてのレジスタ群であり、４つのレジスタ１３ａ、
１３ｂ、１３ｃ、１３ｄから構成されており、中央処理
装置１９によってＤＭＡデータ転送するデータのブロッ
クのメモリ空間における開始アドレスが設定される。

【００１０】１４はＤＭＡデータ転送するデータの数を
保持する第２の保持手段としてのレジスタ群であり、４
つのレジスタ１４ａ、１４ｂ、１４ｃ、１４ｄから構成
されており、中央処理装置１９によってＤＭＡデータ転
送するデータの数が設定される。なお、レジスタ１３ａ
に設定された開始アドレスに対応するデータ数はレジス
タ１４ａに、レジスタ１３ｂに設定された開始アドレス
に対応するデータ数はレジスタ１４ｂに、レジスタ１３
ｃに設定された開始アドレスに対応するデータ数はレジ
スタ１４ｃに、レジスタ１３ｄに設定された開始アドレ
スに対応するデータ数はレジスタ１４ｄに設定されるも
のとする。

【００１１】１５はセレクタであり、レジスタ群１３に
設定されている４つ開始アドレスのうち次にＤＭＡデー
タ転送を行うブロックの開始アドレスを選択するもので
ある。１６はＤＭＡデータ転送するデータのアドレスを
発生するアドレス発生手段としてのカウンタであり、セ
レクタ１５で選択した開始アドレスを基準にして順に、
カウントアップを繰り返してアクセスするメモリのアド
レスを発生するものである。

【００１２】１７はセレクタであり、レジスタ群１４に
設定されている４つのデータ数のうち次にＤＭＡデータ
転送を行うブロックのデータ数（セレクタ１５で開始ア
ドレスが選択されたブロックに対応するデータ数）を選
択するものである。１８はＤＭＡデータ転送したデータ
の数が今転送中のブロックのデータの数に達したかどう
か判定する判定手段としてのカウンタであり、セレクタ
１７で選択されたデータ数を基準にカウントダウンを繰
返し、１になった時点でブロック終了信号（ＢＥＳ）１
１６を制御回路１２に出すものである。

【００１３】斯様な構成をもつＤＭＡデータ転送装置に
おいてメモリ２１から入出力制御装置２０に対して４つ
のブロック（ブロック１：０番地から５１１番地でデー
タ数５１２個、ブロック２：５１２番地から１０２３番
地でデータ数５１２個、ブロック３：１０２４番地から
１５３５番地でデータ数５１２個、ブロック４：１５３
６番地から２０４７番地でデータ数５１２個）をブロッ
ク１、ブロック３、ブロック２、ブロック４の順で、繰
返しＤＭＡデータ転送する場合を例に各部の動作を詳細
に説明する。

【００１４】中央処理装置１９はあらかじめレジスタ群
１３のレジスタ１３ａにデータバス１０１に０を出力
し、選択信号１０２のうちレジスタ１３ａを指定する選
択信号出力することにより０番地を書き込む。同様にレ
ジスタ１３ｂに５１２番地を、レジスタ１３ｃに１０２
４番地を、レジスタ１３ｄに１５３６番地を書き込んで
おく。

【００１５】また、レジスタ群１４のレジスタ１４ａ、
レジスタ１４ｂ、レジスタ１４ｃ、レジスタ１４ｄに対
しても同様な手順でそれぞれに５１２個というデータ数
を書き込んでおく。この状態において、入出力制御装置
２０とメモリ２１の間でデータのＤＭＡデータ転送の必
要が生じた場合に中央処理装置１９はＤＭＡデータ転送
装置１１の制御回路１２に対してＤＭＡ起動信号（ＥＮ
Ａ）１０３を出力する。

【００１６】このＤＭＡ起動信号（ＥＮＡ）１０３を受
けると制御回路１２はセレクタ１５に対してレジスタ群
１３から出力されている４つのブロックの開始アドレス
１０６のうちレジスタ１３ａに保持されて、出力されて
いる値（０番地）が選択されるように選択信号（ＳＬ
１）１０７を出力する。この選択信号（ＳＬ１）１０７
によって選択された値がセレクタ１５から出力された頃
を見計らって制御回路１２はカウンタ１６に対しラッチ
信号（ＬＡＴ１）１０９を出力する。

【００１７】このラッチ信号（ＬＡＴ１）１０９を受け
るとカウンタ１６はセレクタ１５から出力されているブ
ロック１の開始アドレス（０番地）１０８をカウント基
準値として取込む。制御回路１２はカウンタ１６に対し
てラッチ信号（ＬＡＴ１）１０９を出力した後すぐに、
セレクタ１５に対してレジスタ群１３から出力されてい
る４つのブロックの開始アドレス１０６のうちレジスタ
１３ｃに保持されて、出力されている値（１０２４番
地）すなわち、ブロック３の開始アドレスが選択される
ように選択信号（ＳＬ１）１０７を出力する。

【００１８】また、制御回路１２は同時にセレクタ１７
に対してレジスタ群１４から出力されている４つのブロ
ックのデータ数１１３のうちレジスタ１４ａに保持され
て、出力されている値（５１２個）が選択されるように
選択信号（ＳＬ２）１１４を出力する。この選択信号
（ＳＬ２）１１４によって選択された値がセレクタ１７
から出力された頃を見計らって制御回路はカウンタ１８
に対しラッチ信号（ＬＡＴ２）１１８を出力する。

【００１９】このラッチ信号（ＬＡＴ２）１１８を受け
るとカウンタ１８はセレクタ１７から出力されているブ
ロック１のデータ数（５１２個）１１５をカウント基準
値として取込む。制御回路１２はカウンタ１８に対して
ラッチ信号（ＬＡＴ２）１１８を出力した後すぐに、セ
レクタ１７に対してレジスタ群１４から出力されている
４つのブロックのデータ数１１３のうちレジスタ１４ｃ
に保持されて、出力されている値（５１２個）すなわ
ち、ブロック３のデータ数が選択されるように選択信号
（ＳＬ２）１１４を出力する。

【００２０】以上のようにして、カウンタ１６とカウン
タ１８に初期値がセットされると制御回路１２はＤＭＡ
データ転送を開始する。すなわち、制御回路１２は入出
力制御装置２０からデータ転送要求信号（ＲＥＱ）１１
９を受けると、メモリ２１と入出力制御装置２０に対し
てデータ転送制御信号１１２を出力する。このとき、カ
ウンタ１６からはＤＭＡデータ転送するデータのブロッ
クの開始アドレス（０番地）がメモリ２１のアドレス１
１１としてメモリ２１に対して出力されている。

【００２１】なお、制御回路１２はカウンタ１６およ
び、カウンタ１８の更新中又は初期値設定中に入出力制
御装置２０からデータ転送要求信号（ＲＥＱ）１１９を
受けた場合には、カウンタ１６及び、カウンタ１８の更
新又は初期値設定の動作の終了を待ってデータ転送制御
信号１１２を出力する。このとき既に、次にＤＭＡデー
タ転送されるブロック３の開始アドレスとデータ数がセ
レクタ１５とセレクタ１７によって選択されて、カウン
タ１６およびカウンタ１８に対して出力されている。

【００２２】メモリ２１と入出力制御装置２０の間で０
番地のデータ１２０の転送が完了すると入出力制御装置
２０は制御回路１２に対してデータ転送要求信号（ＲＥ
Ｑ）１１９を出力する。制御回路１２は入出力制御装置
２０からデータ転送要求信号（ＲＥＱ）１１９を受ける
と、クロック信号（ＣＬＫ１）１１０を出力してカウン
タ１６の値を１加算させる。また、同時にクロック信号
（ＣＬＫ２）１１７を出力してカウンタ１８の値を１減
算させる。その後、制御回路１２はメモリ２１と入出力
制御装置２０に対してデータ転送制御信号１１２を出力
する。このとき、カウンタ１６からはＤＭＡデータ転送
するデータのアドレス（１番地）がメモリ２１のアドレ
ス１１１としてメモリ２１に対して出力されている。

【００２３】メモリ２１と入出力制御装置２０の間で１
番地のデータ１２０の転送が完了すると入出力制御装置
２０は制御回路１２に対してデータ転送要求信号（ＲＥ
Ｑ）１１９を出力する。以後これらの動作を繰返し、入
出力制御装置２０からのデータ転送要求信号（ＲＥＱ）
１１９を受けて制御回路１２が出力した、クロック信号
（ＣＬＫ２）１１７によってカウンタ１８の値が１にな
った場合には、カウンタ１８は制御回路１２に対してブ
ロック終了信号（ＢＥＳ）１１６を出力する。そのと
き、メモリ２１と入出力制御装置２０の間ではブロック
最後のアドレス（５１１番地）のデータの転送が行われ
ている。これをもって、ブロック１のＤＭＡデータ転送
が終了する。

【００２４】制御回路１２はブロック終了信号（ＢＥ
Ｓ）１１６を受け、その後に、入出力制御装置２０から
データ転送要求信号（ＲＥＱ）１１９を受けると、ラッ
チ信号（ＬＡＴ１）１０９とラッチ信号（ＬＡＴ２）１
１８を出力する。カウンタ１６はこのラッチ信号（ＬＡ
Ｔ１）１０９を受けるとセレクタ１５から出力されてい
るブロック３の開始アドレス（１０２４番地）１０８を
カウント基準値として取込む。

【００２５】制御回路１２はカウンタ１６に対してラッ
チ信号（ＬＡＴ１）１０９を出力した後すぐに、セレク
タ１５に対してレジスタ群１３から出力されている４つ
のブロックの開始アドレス１０６のうちレジスタ１３ｂ
に保持されて、出力されている値（５１２番地）すなわ
ち、ブロック２の開始アドレスが選択されるように選択
信号（ＳＬ１）１０７を出力する。

【００２６】また、カウンタ１８はこのラッチ信号（Ｌ
ＡＴ２）１１８を受けるとセレクタ１７から出力されて
いるデータ数１１５をカウント基準値として取込む。制
御回路１２はカウンタ１８に対してラッチ信号（ＬＡＴ
２）１１８を出力した後すぐに、セレクタ１７に対して
レジスタ群１４から出力されている４つのブロックのデ
ータ数１１３のうちレジスタ１４ｂに保持されて、出力
されている値（５１２個）すなわちブロック２のデータ
数が選択されるように選択信号（ＳＬ２）１１４を出力
する。

【００２７】制御回路１２はカウンタ１６にラッチ信号
１０９を、カウンタ１８にラッチ信号１１８を出力した
後、メモリ２１と入出力制御装置２０に対してデータ転
送制御信号１１２を出力する。このような動作により、
０番地から５１１番地のブロック１についで１０２４番
地からのブロック３のデータのＤＭＡデータ転送が行わ
れる。同時に、次にＤＭＡデータ転送が行われるブロッ
ク２の開始アドレスとデータ数がそれぞれセレクタ１５
とセレクタ１８から出力される。

【００２８】順次これらの動作を繰り返すことにより、
ブロック１、ブロック３、ブロック２、ブロック４の順
で４つのブロックのデータのＤＭＡデータ転送が終了す
ると、制御回路１２は中央処理回路１９に対してデータ
転送終結信号（ＣＴＣ）１０５を出力する。一方、ＤＭ
Ａデータ転送装置１１においては、続けてブロック１の
ＤＭＡデータ転送動作ができるように、既に４つめのブ
ロックすなわちブロック４のＤＭＡデータ転送中に制御
回路１２からの選択信号（ＳＬ１、ＳＬ２）によって、
セレクタ１５、セレクタ１７で選択してそれぞれカウン
タ１６、カウンタ１８に出力するという一連の動作によ
って準備されている。

【００２９】ここで、中央処理装置１９からデータ転送
終結信号（ＣＴＣ）１０５に対してデータ転送終了信号
（ＥＯＰ）１０４が制御回路１２に入力されると、ＤＭ
Ａデータ転送動作を終了する。もし、データ転送終了信
号（ＥＯＰ）１０４が入力されなければ、制御回路１２
はカウンタ１６とカウンタ１８にそれぞれラッチ信号
（ＬＡＴ１）１０９とラッチ信号（ＬＡＴ２）１１８を
出力してブロック１の開始アドレスとデータ数を取り込
ませて、ブロック１から４つのブロックのＤＭＡデータ
転送を繰り返し行う。

【００３０】なお、中央処理装置１９はデータ転送終了
信号（ＥＯＰ）１０４を制御回路１２に対して出力する
ことにより、任意のタイミングでＤＭＡデータ転送を中
止させることが出来る。本発明のＤＭＡデータ転送装置
の第２の実施例について図２を参照にして説明する。な
お、本実施例においてはメモリ空間内の同じデータ数の
４つの領域を順次ＤＭＡデータ転送するためのＤＭＡデ
ータ転送装置について説明する。

【００３１】図２は、本発明の第２の実施例に係るＤＭ
Ａデータ転送装置１１の構成図である。同図において、
図１と同じ部分には同一の符号を付す。同図には、図１
と同様にＤＭＡデータ転送装置１１をコントロールする
中央処理装置１９と、ＤＭＡデータ転送に用いるメモリ
２１と入出力制御装置２０も記載されている。図２にお
いて、１１は本発明のＤＭＡデータ転送装置であり、図
１のＤＭＡデータ転送装置との違いは、ＤＭＡデータ転
送するデータの数を保持する第２の保持手段としてのレ
ジスタ群にはレジスタが１つしかないところである。し
たがって、ＤＭＡ転送するブロックのデータ数を選択す
るセレクタも備えていない。

【００３２】１２は中央処理装置１９の制御に基づきＤ
ＭＡデータ転送装置を制御する制御手段としての制御回
路である。１３はＤＭＡデータ転送を行うデータのブロ
ックの開始アドレスを保持する第１の保持手段としての
レジスタ群であり、４つのレジスタ１３ａ、１３ｂ、１
３ｃ、１３ｄから構成されており、中央処理装置１９に
よってＤＭＡデータ転送するデータのブロックのメモリ
空間における開始アドレスが設定される。

【００３３】１４はＤＭＡデータ転送するデータの数を
保持する第２の保持手段としてのレジスタ群であり、本
実施例においては１つのレジスタ１４で構成されてお
り、中央処理装置１９によってＤＭＡデータ転送するデ
ータの数が設定される。なお、本実施例におけるＤＭＡ
データ転送される４つのブロックは同一のデータ数であ
る。また、本レジスタに設定されるデータ数は、ＤＭＡ
データ転送するデータ数から１を引いたものとする。す
なわち、実際のデータ数より１少ない数を設定するもの
とする。

【００３４】１５はセレクタであり、レジスタ群１３に
設定されている４つ開始アドレスのうち次にＤＭＡデー
タ転送を行うブロックの開始アドレスを選択するもので
ある。１６はＤＭＡデータ転送するデータのアドレスを
発生するアドレス発生手段としてのカウンタであり、セ
レクタ１５で選択した開始アドレスを基準にして順に、
カウントアップを繰り返してアクセスするメモリのアド
レスを発生するものである。

【００３５】１８はＤＭＡデータ転送したデータの数が
今転送中のブロックのデータの数に達したかどうか判定
する判定手段としてのカウンタであり、レジスタ１４に
設定されたデータ数を基準にカウントダウンを繰返し、
０になった後にカウントダウンを行うとブロック終了信
号（ＢＥＳ）１１６を制御回路１２に出すものである。

【００３６】斯様な構成をもつＤＭＡデータ転送装置に
おいてメモリ２１から入出力制御装置２０に対してデー
タ数が５１２個である４つのブロック（ブロック１：０
番地から５１１番地、ブロック２：５１２番地から１０
２３番地、ブロック３：１０２４番地から１５３５番
地、ブロック４：１５３６番地から２０４７番地）をブ
ロック１、ブロック３、ブロック２、ブロック４の順
で、繰返しＤＭＡデータ転送する場合を例に各部の動作
を詳細に説明する。

【００３７】中央処理装置１９はあらかじめレジスタ群
１３のレジスタ１３ａにデータバス１０１に０を出力
し、選択信号１０２のうちレジスタ１３ａを指定する選
択信号出力することにより０番地を書き込む。同様にレ
ジスタ１３ｂに５１２番地を、レジスタ１３ｃに１０２
４番地を、レジスタ１３ｄに１５３６番地を書き込んで
おく。

【００３８】また、レジスタ群１４のレジスタ１４に対
しても同様な手順でデータ数５１２から１を引いた５１
１という値を書き込んでおく。この状態において、入出
力制御装置２０とメモリ２１の間でデータのＤＭＡデー
タ転送の必要が生じた場合に中央処理装置１９はＤＭＡ
データ転送装置１１の制御回路１２に対してＤＭＡ起動
信号（ＥＮＡ）１０３を出力する。

【００３９】このＤＭＡ起動信号（ＥＮＡ）１０３を受
けると制御回路１２はセレクタ１５に対してレジスタ群
１３から出力されている４つのブロックの開始アドレス
１０６のうちレジスタ１３ａに保持されて、出力されて
いる値（０番地）が選択されるように選択信号（ＳＬ
１）１０７を出力する。この選択信号（ＳＬ１）１０７
によって選択された値がセレクタ１５から出力された頃
を見計らって制御回路１２はカウンタ１６に対しラッチ
信号（ＬＡＴ１）１０９を出力する。

【００４０】このラッチ信号（ＬＡＴ１）１０９を受け
るとカウンタ１６はセレクタ１５から出力されているブ
ロック１の開始アドレス（０番地）１０８をカウント基
準値として取込む。制御回路１２はカウンタ１６に対し
てラッチ信号（ＬＡＴ１）１０９を出力した後すぐに、
セレクタ１５に対してレジスタ群１３から出力されてい
る４つのブロックの開始アドレス１０６のうちレジスタ
１３ｃに保持されて、出力されている値（１０２４番
地）すなわち、ブロック３の開始アドレスが選択される
ように選択信号（ＳＬ１）１０７を出力する。

【００４１】また、制御回路１２は同時にカウンタ１８
に対してラッチ信号（ＬＡＴ２）１１８を出力する。こ
のラッチ信号（ＬＡＴ２）１１８を受けるとカウンタ１
８はレジスタ１４から出力されている１つのブロックの
データ数（５１２個）から１を引いた値１１５をカウン
ト基準値として取込む。

【００４２】以上のようにして、カウンタ１６とカウン
タ１８に初期値がセットされると制御回路１２はＤＭＡ
データ転送を開始する。すなわち、入出力制御装置２０
からデータ転送要求信号（ＲＥＱ）１１９を受けると制
御回路１２はメモリ２１と入出力制御装置２０に対して
データ転送制御信号１１２を出力する。このデータ転送
制御信号１１２を受けてメモリ２１はアドレス０番地の
データ１２０を出力し、入出力制御装置２０はメモリ２
１から出力されたデータ１２０を読み込む。このとき、
カウンタ１６からはＤＭＡデータ転送するデータのブロ
ックの開始アドレス（０番地）がメモリ２１のアドレス
１１１としてメモリ２１に対して出力されている。

【００４３】このとき既に、次にＤＭＡデータ転送され
るブロック３の開始アドレスがセレクタ１５によって選
択されて、カウンタ１６に対して出力されている。ま
た、１つのブロックのデータ数から１を引いた値がレジ
スタ１４からカウンタ１８に対して出力されている。な
お、制御回路１２はカウンタ１６および、カウンタ１８
の更新中又は初期値設定中に入出力制御装置２０からデ
ータ転送要求信号（ＲＥＱ）１１９を受けた場合には、
カウンタ１６及び、カウンタ１８の更新又は初期値設定
の動作の終了を待ってデータ転送制御信号１１２を出力
する。

【００４４】制御回路１２はデータ転送制御信号１１２
を出力した後、クロック信号（ＣＬＫ１）１１０を出力
してカウンタ１６の値を１加算させる。また、同時にク
ロック信号（ＣＬＫ２）１１７を出力してカウンタ１８
の値を１減算させる。メモリ２１と入出力制御装置２０
の間で０番地のデータ１２０の転送が完了すると入出力
制御装置２０は制御回路１２に対してデータ転送要求信
号（ＲＥＱ）１１９を出力する。

【００４５】制御回路１２は入出力制御装置２０からデ
ータ転送要求信号（ＲＥＱ）１１９を受けると、制御回
路１２はメモリ２１と入出力制御装置２０に対してデー
タ転送制御信号１１２を出力する。このとき、カウンタ
１６からはＤＭＡデータ転送するデータのアドレス（１
番地）がメモリ２１のアドレス１１１としてメモリ２１
に対して出力されている。

【００４６】制御回路１２はデータ転送制御信号１１２
を出力した後、クロック信号（ＣＬＫ１）１１０を出力
してカウンタ１６の値を１加算させる。また、同時にク
ロック信号（ＣＬＫ２）１１７を出力してカウンタ１８
の値を１減算させる。メモリ２１と入出力制御装置２０
の間で１番地のデータ１２０の転送が完了すると入出力
制御装置２０は制御回路１２に対してデータ転送要求信
号（ＲＥＱ）１１９を出力する。

【００４７】以後これらの動作を繰返し、制御回路１２
が出力したクロック信号（ＣＬＫ２）１１７によってカ
ウンタ１８の値が０になった場合には、カウンタ１６か
ら出力される次にＤＭＡデータ転送するデータのアドレ
スは５１１番地である。ここで、入出力制御装置２０が
出力したデータ要求信号（ＲＥＱ）１１９を制御回路１
２が受けると、制御回路１２はメモリ２１と入出力制御
装置２０に対してデータ転送制御信号１１２を出力す
る。

【００４８】この後、制御回路１２はクロック信号（Ｃ
ＬＫ１）１１０を出力してカウンタ１６の値を１加算さ
せる。また、同時にクロック信号（ＣＬＫ２）１１７を
出力してカウンタ１８の値を１減算させる。このとき、
カウンタ１８は制御回路１２に対してブロック終了信号
（ＢＥＳ）１１６を出力する。これをもって、ブロック
１のＤＭＡデータ転送が終了する。

【００４９】制御回路１２はブロック終了信号（ＢＥ
Ｓ）１１６を受けると、ラッチ信号（ＬＡＴ１）１０９
とラッチ信号（ＬＡＴ２）１１８を出力する。カウンタ
１６はこのラッチ信号（ＬＡＴ１）１０９を受けるとセ
レクタ１５から出力されているブロック３の開始アドレ
ス（１０２４番地）１０８をカウント基準値として取込
む。

【００５０】制御回路１２はカウンタ１６に対してラッ
チ信号（ＬＡＴ１）１０９を出力した後すぐに、セレク
タ１５に対してレジスタ群１３から出力されている４つ
のブロックの開始アドレス１０６のうちレジスタ１３ｂ
に保持されて、出力されている値（５１２番地）すなわ
ち、ブロック２の開始アドレスが選択されるように選択
信号（ＳＬ１）１０７を出力する。

【００５１】また、カウンタ１８はこのラッチ信号（Ｌ
ＡＴ２）１１８を受けると、レジスタ１４から出力され
ている１つのブロックのデータ数（５１２個）から１を
引いた値１１５をカウント基準値として取込む。その後
に、入出力制御装置２０からデータ転送要求信号（ＲＥ
Ｑ）１１９を受けると、制御回路１２はメモリ２１と入
出力制御装置２０に対してデータ転送制御信号１１２を
出力する。

【００５２】この際、カウンタ１６およびカウンタ１８
の更新中に入出力制御装置２０からデータ転送要求信号
（ＲＥＱ）１１９を受けた場合には、制御回路１２はカ
ウンタ１６およびカウンタ１８の更新の終了を待ってデ
ータ転送制御信号１１２を出力する。このような動作に
より、０番地から５１１番地のブロック１についで１０
２４番地からのブロック３のデータのＤＭＡデータ転送
が行われる。同時に、次にＤＭＡデータ転送が行われる
ブロック２の開始アドレスがセレクタ１５から出力され
る。また、レジスタ１４からは１つのブロックのデータ
数から１を引いた値がカウンタ１８に対して出力されて
いる。

【００５３】順次これらの動作を繰り返すことにより、
ブロック１、ブロック３、ブロック２、ブロック４の順
で４つのブロックのデータのＤＭＡデータ転送が終了す
ると、制御回路１２は中央処理回路１９に対してデータ
転送終結信号（ＣＴＣ）１０５を出力する。一方、ＤＭ
Ａデータ転送装置１１においては、続けてブロック１の
ＤＭＡデータ転送動作ができるように、既に４つめのブ
ロックすなわちブロック４のＤＭＡデータ転送中に制御
回路１２からの選択信号（ＳＬ１）１０７によって、ブ
ロック１の開始アドレスをセレクタ１５で選択してカウ
ンタ１６に出力し、また、１つのブロックのデータ数か
ら１を引いた値がレジスタ１４からカウンタ１８に対し
て出力するという一連の動作によって準備されている。

【００５４】ここで、中央処理装置１９からデータ転送
終結信号（ＣＴＣ）１０５に対してデータ転送終了信号
（ＥＯＰ）１０４が制御回路１２に入力されると、ＤＭ
Ａデータ転送動作を終了する。もし、データ転送終了信
号（ＥＯＰ）１０４が入力されなければ、入出力制御装
置２０からデータ転送要求信号（ＲＥＱ）１１９に応じ
て、制御回路１２はカウンタ１６とカウンタ１８にそれ
ぞれラッチ信号（ＬＡＴ１）１０９とラッチ信号（ＬＡ
Ｔ２）１１８を出力してブロック１の開始アドレスとデ
ータ数を取り込ませて、ブロック１から４つのブロック
のＤＭＡデータ転送を繰り返し行う。

【００５５】なお、中央処理装置１９はデータ転送終了
信号（ＥＯＰ）１０４を制御回路１２に対して出力する
ことにより、任意のタイミングでＤＭＡデータ転送を中
止させることが出来る。以上の実施例においては、メモ
リから入出力制御装置へのＤＭＡデータ転送を説明した
がこれに限られるものでなく、メモリからメモリへ、入
出力制御装置からメモリへのように、アドレスとデータ
数を指定してＤＭＡデータ転送を行うものであれば何に
でも用いることができ、また、メモリのアドレスをアッ
プカウンタで発生したがダウンカウンタで発生してもよ
い。

【００５６】また、以上の実施例においては、メモリに
４つのブロックがあることを想定したが、これに限られ
るものでなく、１つ以上のブロックであればいくつでも
良い。また、以上の実施例においては、メモリ２１と入
出力制御装置２０の間は独自のデータバス１２０を設け
たが、これに限られるものでなく、バスの権利の所在を
明かにする信号線を追加することにより中央処理装置１
９からのデータバス１０１を兼用してもよい。

【００５７】また、以上の実施例においてはＤＭＡデー
タ転送するブロックのセレクト信号を制御回路で作成す
る構成としたが、これに限られるものでなく外部信号を
用いてもよく、セレクト信号を制御回路で作成する構成
の場合においても、制御回路固有の順で作成してもよい
し、あらかじめ中央処理装置等により設定された順で作
成してもよい。

【００５８】さらに、以上の実施例においては、ＤＭＡ
データ転送をするブロックの開始アドレスに対してそれ
ぞれ１つのデータ数を設定する構成と、ブロックの開始
アドレスを複数種類持ち、データ数を１種類にする構成
としたが、これに限られるものでなく、ブロックの開始
アドレスを１つにし、データ数を複数種類持つ構成にし
てもよい。

【００５９】

【発明の効果】１つのブロックのＤＭＡデータ転送が終
了した後に、直ちに次のブロックのＤＭＡデータ転送を
行うことができ、データが途中で途切れてしまうことを
防ぐことができる。また、中央処理装置が介在しないの
で、中央処理装置の動作状況による制約を受けることが
ない。

【００６０】さらに、中央処理装置にとっても、処理中
の処理を中断する必要がないので、処理が遅れることも
なく、負担が軽減されることになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＭＡデータ転送
装置の構成図である。

【図２】本発明の第２の実施例に係るＤＭＡデータ転送
装置の構成図である。

【符号の説明】

１１ＤＭＡデータ転送装置１２制御回路１３レジスタ群１４レジスタ群１５セレクタ１６カウンタ１７セレクタ１８カウンタ１９中央処理装置２０入出力制御装置２１メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者松原敦大阪府守口市京阪本通２丁目18番地三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】ＤＭＡデータ転送を行うデータのブロッ
クの開始アドレスを保持する第１の保持手段と、ＤＭＡ
データ転送の開始時に第１の保持手段に保持された開始
アドレスを設定し、ＤＭＡデータ転送するデータのアド
レスを発生するアドレス発生手段と、ＤＭＡデータ転送
するデータ数を保持する第２の保持手段と、転送したデ
ータ数を計数し、前記第２の保持手段に保持されたデー
タ数に達したかどうか判定する判定手段と、判定手段に
よりに転送したデータ数が前記第２の保持手段に保持さ
れたデータ数に達したと判定した場合に、前記第１の保
持手段に保持された開始アドレスを前記アドレス発生手
段に設定し、判定手段の計数値を初期値に設定するとと
もに、ＤＭＡデータ転送を制御する制御手段を有するＤ
ＭＡデータ転送装置において、前記第１の保持手段に複
数の開始アドレスを保持し、該複数の開始アドレスに対
応づけて前記第２の保持手段に複数のＤＭＡデータ転送
するデータの数を保持し、制御手段が前記アドレス発生
手段にＤＭＡデータ転送するデータの開始アドレスを設
定する場合に前記第１の保持手段に保持された複数の開
始アドレスを順次切り換えて設定するとともに、判定手
段は転送されたデータ数が前記第２の保持手段に保持さ
れた、設定された開始アドレスに対応するデータの数に
達したかどうかを判定することを特徴とするＤＭＡデー
タ転送装置。
【請求項２】ＤＭＡデータ転送を行うデータのブロッ
クの開始アドレスを保持する第１の保持手段と、ＤＭＡ
データ転送の開始時に第１の保持手段に保持された開始
アドレスを設定し、ＤＭＡデータ転送するデータのアド
レスを発生するアドレス発生手段と、ＤＭＡデータ転送
するデータ数を保持する第２の保持手段と、転送したデ
ータ数を計数し、前記第２の保持手段に保持されたデー
タ数に達したかどうか判定する判定手段と、判定手段に
よりに転送したデータ数が前記第２の保持手段に保持さ
れたデータ数に達したと判定した場合に、前記第１の保
持手段に保持された開始アドレスを前記アドレス発生手
段に設定し、判定手段の計数値を初期値に設定するとと
もに、ＤＭＡデータ転送を制御する制御手段を有するＤ
ＭＡデータ転送装置において、前記第１の保持手段に複
数の開始アドレスを保持し、制御手段が前記アドレス発
生手段にＤＭＡデータ転送するデータの開始アドレスを
設定する場合に前記第１の保持手段に保持された複数の
開始アドレスを順次切り換えて設定するとともに、判定
手段は転送されたデータ数が前記第２の保持手段に保持
されたデータの数に達したかどうかを判定することを特
徴とするＤＭＡデータ転送装置。