JPH0786853B2

JPH0786853B2 - バス転送制御方式

Info

Publication number: JPH0786853B2
Application number: JP63047822A
Authority: JP
Inventors: 治彦土屋
Original assignee: 株式会社ピーエフユー
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: US5083260A; JPH01220053A

Description

【発明の詳細な説明】〔概要〕チャネルのバス転送制御方式の改良に関し、ｍビット幅のデータ転送を行う２台のI/O装置が同時に2
mビットのバスを使用できるようにすることを目的と
し、ｍビット幅のデータ転送を行うI/O装置を１個のポート
を介して高側のｍビット幅のバス又は低側のｍビット幅
のバスの何れかに接続し、 2mビット幅のデータ転送を行うI/O装置を２個のポート
を介して高側のｍビット幅のバス及び低側のｍビット幅
のバスに接続し、高側バス使用要求を高側の優先制御回路で処理し、低側バス使用要求を低側の優先制御回路で処理し、 2mビットのI/O装置からのバス使用要求に対しては、高
側バスおよび低側バスの両方が獲得さた時に、バス使用
許可を与えることを構成要件としている。

〔産業上の利用分野〕

本発明は、チャネルにおけるバス転送制御方式の改良に
関するものである。

入出力機器のデータ転送制御装置（チャネル）は、近年
の電子計算機の高速化に伴い、バス転送能力の向上が強
く望まれている。高速化の手法として、（ａ）高速クロックによるタイミング制御、（ｂ）一度に取り扱えるデータ幅の増大、（ｃ）無駄を無くして効率を向上させること、などがある。本発明は、上記の（ｂ）と（ｃ）を同時に
実現させるものである。

〔従来の技術の問題点〕

一般にバスはシステムの最大転送単位のビット幅を持
ち、そのビット幅以下の装置は無駄となるがバスの全ビ
ットを占有（バスを獲得）し、必要なビット幅のみを使
用し、データ転送を行っていた。従って不要なビットは
その間は使用されない。

〔発明が解決しようとする問題点〕

従来の技術においては、ｍビットのデータ幅を持つ２台
のI/O装置が2mビットのデータ幅を持つバスを共用でき
ないと言う問題点があり、データ転送効率が非常に悪い
と言う問題点があった。

本発明は、この点に鑑みて創作されたものであって、ｍ
ビット幅のデータを転送するI/O装置が2mビット幅のバ
スを共用できるようになったバス転送制御方式を提供す
ることを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。バスは、コントロール
・ライン120、ｍビット幅の高側のアドレス／データ・
バス110及びｍビット幅の低側のアドレス／データ・バ
ス100とより構成されている。I/Oバスには複数のI/O装
置A,B,C,…が接続されている。バスとI/Oバスの間に
は、複数のポートP1,P2,P3…，が存在する。優先制御回
路300は、コントロール・ライン120を介して送られてく
る内部バス使用要求BR1U,BR2U,…BR1L,BR2L,…を取り込
み、バス獲得のための優先制御を行う。

ポートP1,P2,P3,…の各々は、バス使用に対する優先レ
ベル情報（LVA,LVB）、高側／低側のアドレス／データ
・バスの何れを使用するかを示す使用バス指定情報（UP
S）、入力／出力の何れであるかを示す情報（OUT）を保
持する動作モード保持手段１を有している。また、各ポ
ートは、一側が高側のアドレス／データ・バス110に接
続／切断可能であり、他側がI/Oバスに接続された高側
の双方向性データ・バッファ500aと、一側が低側のアド
レス／データ・バス100に接続／切断可能であり、他側
がI/Oバスに接続された低側の双方向性データ・バッフ
ァ500bを有している。更に、各ポートは、アドレス情報
の更新、高側のアドレス／データ・バス110もしくは低
側のアドレス／データ・バス100へのアドレス情報の送
出、高側の双方向性データ・バッファ500aもしくは低側
の双方向性データ・バッファ500bの制御を行うDMAシー
ケンサ600を有している。更に各ポートは、I/O装置から
バス使用要求BRQが送られて来た時に動作モード保持手
段１によって定まる優先レベル情報および高低情報を持
つ内部バス使用要求（BR1U,BR2U,…,BR1L,BR2L,…）を
コントロール・ライン120に送出すると共に、動作モー
ド保持手段１によって定まる優先レベル情報および高低
情報を持つ内部バス使用許可（BA1U,BA2U,…,BA1L,BA2
L,…）がコントロール・ライン120を介して送られてき
た時にバス使用許可BAVをI/O装置に送るアクセス制御回
路400を有している。

優先制御回路300は、2mビット転送か或いはｍビット転
送かを示す情報を各優先レベル毎に持つ優先制御モード
保持手段320と、低側内部バス使用要求（BR1L,BR2L,
…）に基づいて、複数個の低側内部バス使用許可（BA1
L,BA2L,…）の中の１個をオンとする低側内部バス優先
制御手段310と、高側内部バス使用要求（BR1U,BR2U,
…）に基づいて、複数個の高側内部バス使用許可（BA1
U,BA2U,…）の中の１個をオンとする高側内部バス優先
制御手段311とを具備している。

〔実施例〕

第２図は本発明のシステムの構成例を示すブロック図で
ある。同図において、ＡないしＦはI/O装置、CH1とCH2
はチャネル、11は中央処理装置、12はメモリ、13はディ
スプレイ制御部、14はディスプレイ、15はキーボード制
御部、16はキーボード、17はファイル制御装置、18はフ
ロッピィ・ディスク装置、19は磁気ディスク装置をそれ
ぞれ示している。

メイン・バスは、例えば16ビット幅のものである。この
メイン・バスに中央処理装置11やメモリ12、ディスプレ
イ制御部13、キーボード制御部15、ファイル制御部17、
チャネルCH1、チャネルCH2などが接続されている。I/O
バスは、８ビット＋８ビットのものである。チャネルCH
1は、I/Oバスを介してI/O装置ＡないしＦと接続されて
いる。チャネルCH2もI/Oバスを介して複数のI/O装置と
接続されている。

第３図はチャネルの構成例を示すブロック図である。同
図において、P1ないしP8はポート、20aと20bはメモリ、
100はアドレス／データ・バスの低側（LOWバス）、110
はアドレス／データ・バスの高側（UPバス）、120はコ
ントロール・ライン、130はバス・トランシーバ、200は
I/Oバスの低側（LOWバス）、210はI/Oバスの高側（UPバ
ス）、300は内部バス優先制御回路をそれぞれ示してい
る。

LOWバス100およびUPバス110はそれぞれ８ビット幅のも
のである。LOWバス100、UPバス110およびコントロール
・ライン120はバス・トランシーバ130を介してメイン・
バス（第２図参照）に接続されている。I/O装置Ａない
しＤは８ビット幅のものであり、I/O装置ＥとI/O装置Ｆ
は16ビット幅のものである。I/O装置ＡはUPバス200に接
続され、I/O装置ＢはLOWバス200に接続され、I/O装置Ｃ
はUPバス210に接続され、I/O装置ＤはLOWバス200に接続
され、I/O装置ＥはLOWバス200とUPバス210の両方に接続
され、I/O装置ＦもLOWバス200とUPバス210の両方に接続
されている。

ポートP1の左側はUPバス110とコントロール・ライン120
に接続され、右側はUPバス210に接続される。ポートP2
の左側はLOWバス100とコントロール・ライン120に接続
され、右側はLOWバス200に接続される。ポートP7の左側
はUPバス110とコントロール・ライン120に接続され、右
側はUPバス210に接続される。ポートP8の左側はLOWバス
100とコントロール・ライン120に接続され、右側はLOW
バス210に接続される。ポートP1はI/O装置Ａに対応付け
られ、ポートP2はI/O装置Ｂに対応付けられ、ポートP7
とP8はI/O装置Ｆに対応付けられている。メモリ20aおよ
び20bは８ビット幅のものである。メモリ20aはUPバス11
0とコントロール・ライン120に接続され、メモリ20bはL
OWバス100とコントロール・ライン120に接続されてい
る。内部バス優先制御回路300は、LOWバス100、UPバス1
10及びコントロール・ライン120に接続されている。

第４図はポートの構成例を示すブロック図である。同図
において、１ないし４はレジスタ、400はアクセス制御
回路、500aと500bはデータ・バッファ、600はDMAシーケ
ンサ、BRQはI/O装置からのアクセス要求、BR1UないしBR
4Lは内部バス使用要求信号、BAVはI/O装置へのアクセス
応答、BA1UないしBA4Lは内部バス使用許可信号、START
は開始指示信号、LVAとLVBはレベル信号、UPSは高側か
低側かを示す信号、DOP UPとDOP LOWはデータ・バッフ
ァ制御信号、ASU/Lは高側／低側のアドレス・ストロー
ブ信号、DSU/Lは高側／低側のデータ・ストローブ信
号、DAKU/Lは高側／低側のデータ肯定応答信号をそれぞ
れ示している。

レジスタ１ないし４のデータは第５図に示される。同図
に示すように、レジスタ１のビットSTARTは、アクセス
制御回路400の起動を制御するものである。ビットOUTは
データの転送方向を定めるものである。ビットUPSは高
側か低側かを示すものである。ビットLVAとLVBはバス使
用に対する優先レベルを設定するためのビットである。
例えば、ビットUPSが「１」、ビットLVAが「１」、ビッ
トLVBが「１」の場合には、優先レベルが３で高側と言
うことになる。この優先レベルは、優先制御回路300が
複数のポートから同時に異なるレベルの内部バス要求信
号を受けた際に、バスの使用許可を与えるポートを一意
的に決定するための処理に用いられる。ビットLVAとLVB
を書き換えることにより、ポートの優先レベルを任意に
設定することが出来る。レジスタ２にはアドレス情報が
セットされる。レジスタ３には転送データ数がセットさ
れる。レジスタ４にはビットENDが書き込まれる。レジ
スタ１ないし３の値は中央処理装置11（第２図参照）に
よって設定される。

アクセス制御回路400はI/O装置からオンのアクセス要求
BRQが送られてくると、予め設定された内部バス使用要
求信号をオンとし、対応する内部バス使用許可信号がオ
ンになると、オンのアクセス応答BAVをI/O装置に送る。
例えば、ポートP1がI/O装置Ａに割り当てられ、且つI/O
装置Ａの内部バス使用要求信号がBR3Uであると仮定する
と、ポートP1のアクセス制御回路400はI/O装置Ａからア
クセス要求BRQが送られて来ると、内部バス使用要求信
号BR3Uをオンとし、内部バス優先制御回路300によって
バス使用許可信号BA3Uがオンされると、オンのアクセス
応答BAVをI/O装置Ａに送る。

データ・バッファ500aの左側はUPバス110に接続され、
右側はUPバス210（第３図参照）に接続される。データ
・バッファ500bの左側はLOWバス100に接続され、右側は
LOWバス200に接続される。なお、ポートに対応するI/O
装置が例えばLOWバス200に接続されている場合は、デー
タ・バッファ500a,500bの右側を両方ともLOWバス200に
接続しても良い。DMAシーケンサ600は、データ・バッフ
ァ500a/500bとメモリ20a/20bとの間のデータ転送を制御
するものである。

第６図はDMAシーケンサの構成例を示すブロック図であ
る。同図において、601はタイミング制御部、602はアド
レス・カウンタ、603はバイト・カウンタ、604はセレク
タをそれぞれ示す。タイミング制御部601にはアクセス
応答BAV、信号START、信号UPS、信号DAKU/DAKLおよび信
号ENDが入力される。タイミング制御部601は、これらの
信号に基づいて、データ・バッファ制御信号DOP UPまた
はDOP LOW、アドレス・ストローブ信号ASUまたはASL、
データ・ストローブ信号DSUまたはDSL、カウント・アッ
プ信号CUNT、セレクタ選択信号AOP UPまたはAOP LOWを
生成する。アドレス・カウンタ602にはレジスタ２のア
ドレス情報が初期値としてセットされ、バイト・カウン
タ603にはレジスタ３の転送データ数が初期値としてセ
ットされる。アドレス・カンウタ602の値は信号CUNTが
オンする度に＋１され、バイト・カウンタ603の値は信
号CUNTがオンする度に−１される。セレクタ604は、信
号AOP UPがオンの時にはアドレス・カンウタ602の内容
をUPバス110に出力し、信号AOP LOWがオンの時にはアド
レス・カンウタ602の内容をLOWバス100に出力する。

第７図は内部優先制御レジスタのデータを示す図であ
る。内部優先制御レジスタは内部優先制御回路300の中
に存在する。このレジスタの値も中央処理装置11によっ
て設定される。このレジスタは、優先レベルが８ビット
単位（上位８ビットまたは下位８ビット）で動作するI/
O装置に割り当てられているか、或いは16ビット単位で
動作するI/O装置に割り当てられているかを指定するレ
ジスタである。16ビット単位で動作するI/O装置からの
上位と下位のバス要求に対しては、バス優先制御は必ず
上位と下位のバスが両方獲得された時に初めてバス使用
許可を送出するように制御される。

第８図は内部優先制御回路の構成例を示すブロック図で
ある。同図において、311ないし313はAND回路、321ない
し324もAND回路、331ないし334はＪ−Ｋフリップ・フロ
ップ、341ないし343は反転回路、350もフリップ・フロ
ップ、360は反転回路、370はAND回路、380はNOR回路、3
90は否定入力付のOR回路、391ないし393はAND回路、394
と395はOR回路、396は反転回路、397はAND回路をそれぞ
れ示している。なお、第８図では下位の優先制御は省略
されている。実際には、中央処理装置11からのアクセス
に対する優先制御も必要であり、更に16ビットのI/O装
置に割り当てられているレベルは、上位と下位の応答を
同時に送出する手段も必要である。

フリップ・フロップ350には信号DSUが入力される。フリ
ップ・フロップ350、反転回路360およびAND回路370は、
Ｊ−Ｋフリップ・フロップ331ないし334に対するリセッ
ト・パルスを生成する部分である。NOR回路380には、AN
D回路370の出力とOR回路390の出力とが入力される。NOR
回路380の出力は、AND回路321ないし324の下側入力に印
加される。AND回路321ないし324が開いている状態の下
で、例えば内部バス使用要求信号BR1UとBR4Uとがオンに
なると、フリップ・フロップ334がセットされ、内部バ
ス使用要求信号BA4Uがオンとなる。

WORD4は、レベル４が16ビット転送であるか８ビット転
送であるかを示すものである。WORD4が「０」であれば
８ビット、「１」であれば16ビット転送である。WORD4
が「１」の状態の下では、信号BA4UおよびBA4Lが両方と
も「１」になった時にOR回路395から「１」のBA4Uが出
力され、OR回路394から「１」のBA4Lが出力される。WOR
D4が「０」の状態の下では、BA4Uが「１」になった時に
「１」のBA4UがOR回路395から出力され、BA4Lが「１」
になった時に「１」のBA4LがOR回路394から出力され
る。なお、391ないし397で構成される回路は、各レベル
毎に存在する。

第９図および第10図はアクセス制御回路の構成例を示す
ブロック図である。同図において、411と412は分配器、
421と422はNAND回路、430はAND回路、441と442はセレク
タ、450はOR回路をそれぞれ示している。

AND回路430は、I/O装置からのアクセス要求BRQがオンで
あり、且つ信号STARTがオンである場合にオンの信号を
出力する。NAND回路421は、AND回路430がオンで且つ信
号UPSがオンの場合にオフを出力する。NAND回路422は、
AND回路430がオンで且つ信号UPSがオンの場合にオフを
出力する。分配器411は、Ｇ端子に印加される信号がオ
フの場合に動作する。分配器411のＡ端子には信号LVAが
印加され、Ｂ端子には信号LVBが印加される。例えば、
Ａ端子に印加される信号がオフでＢ端子に印加される信
号がオフの場合には内部バス要求信号BR1Uがオンとな
り、Ａ端子に印加される信号がオフでＢ端子に印加され
る信号がオンの場合には内部バス要求信号BR2Uがオンと
なる。分配器412も分配器411と同じように動作する。

第10図に示すセレクタは次のように動作する。セレクタ
441のＧ端子には信号UPSが印加され、信号UPSがオフの
時に動作状態になる。セレクタ441のＡ端子には信号LVA
が印加され、Ｂ端子には信号LVBが印加される。Ａ端子
に入力された信号がオフで且つＢ端子に印加された信号
がオフの場合には、内部バス使用許可信号BA1Uが高側の
バス使用許可信号BAVUとして出力される。セレクタ442
はセレクタ441と同じように動作する。OR回路450には、
高側のバス使用許可信号BAVUと低側のバス使用許可信号
BAVLとが入力される。OR回路450から出力されるアクセ
ス応答BAVは、I/O装置またはDMAシーケンサに送られ
る。

第11図はデータ・バッファ回路の構成例を示すブロック
図である。同図において、G1とG2はトライステート・ゲ
ート、510と520は否定入力付のAND回路、530と531は反
転回路をそれぞれ示している。

データ・バッファ500aの左側はUPバス110に接続され、
右側はUPバス210またはLOWバス200に接続される。デー
タ・バッファ500bの左側はLOWバス100に接続され、右側
はデータ・バッファ500aの右側と同じバスに接続され
る。反転回路530には信号DOP UPが入力される。信号OUT
がオンで信号DOP UPがオンの場合には、ゲートG1が開
き、信号OUTがオフで信号DOP UPがオンの場合には、ゲ
ートG2が開く。データ・バッファ500bは、データ・バッ
ファ500aと同じように動作する。

第12図は上位バイトに指定されたポートのアクセス・タ
イミングを示す図である。I/O装置からデータをメモリ
に転送するものと仮定する。I/O装置からのアクセス要
求BRQがオンすると、I/O装置に対するアクセス応答BAV
がオンされる。次で、セレクタ選択信号AOP UPがオン
し、アドレス情報がUPバス110に出力される。セレクタ
選択信号AOP UPがオンしてから所定時間経過した時にパ
ルス状のアドレス・ストローブ信号ASUが生成される。
アドレス・ストローブ信号ASUが生成された後、高側の
データ・バッファ500aを動作状態にするため信号DOP UP
信号がオンされる。I/O装置は、アクセス応答BAVを受け
取ると、データを出力するが、このデータはデータ・バ
ッファ500aを介してUPバス110上に出力される。信号DOP
UP信号がオンしてから所定時間後に矩形状のデータ・
ストローブ信号DSUが生成される。UPバス110上のデータ
はメモリ20aに格納されるが、メモリ20aはデータの書込
みが終了すると、矩形状の信号DAKUを生成する。信号DA
KUがオンになると、アクセス要求BAVはオフされる。こ
の時点においてアクセス要求BRQはオン状態を保ってい
るので、同じような動作が繰り返される。第13図は本発
明によるタイムチャートを示す図である。先ず、I/O装
置Ａがアクセス要求を出すと、UPバス110がI/O装置Ａに
よって占有され、UPバス110を使用してI/O装置Ａからの
データをメモリに転送する処理が行われる。I/O装置Ａ
がUPバス110を使用している過程において、I/O装置Ｂが
メモリからデータを読み込むためにアクセス要求を出す
と、LOWバス100はI/O装置Ｂによって占有され、LOWバス
100を使用してメモリからのデータをI/O装置Ｂに転送す
る処理が行われる。I/O装置Ｃがデータをメモリに転送
するためにアクセス要求を出すと、I/O装置ＡによるUP
バス110の使用が終了した後に、I/O装置Ｃに対してバス
使用許可が与えられ、UPバス110に使用してI/O装置Ｃか
らのデータをメモリに転送する処理が行われる。I/O装
置Ｅがメモリからデータを読み込むためにアクセス要求
を出すと、I/O装置ＢによるLOWバス100の使用およびI/O
装置ＣによるUPバス100の使用が終了した後に、I/O装置
Ｅに対してバス使用許可が与えられる。

〔発明の効果〕

従来の技術においては、2mビットのビット幅を持つバス
に対し、１サイクルにデータを転送できるI/O装置は、
そのビット幅に関係なく１台のI/O装置に限られてい
た。しかし、本発明によれば、ｍビット幅のI/O装置で
あれば１サイクルに２台のI/O装置が同時にデータ転送
を行うことが出来、バスの転送効率が大幅に向上する。
また、本発明のよれば、将来の高速データ転送を実現す
るためデータのビット幅を更に増やした場合であって
も、現行のI/O装置を使用しての効率の良いシステムが
実現可能である。

【図面の簡単な説明】

第１図は本発明の原理図、第２図はシステムの構成例を
示すブロック図、第３図はチャネルの構成例を示すブロ
ック図、第４図はポートの構成例を示すブロック図、第
５図はポート内のレジスタのデータを示す図、第６図は
DMAシーケンサの構成例を示すブロック図、第７図は内
部優先制御レジスタのデータを示す図、第８図は内部優
先制御回路の構成例を示すブロック図、第９図および第
10図はアクセス制御回路の構成例を示す図、第11図はデ
ータ・バッファ回路の構成例を示す図、第12図は上位バ
イトが指定されたポートのアクセス・タイミングを示す
図、第13図は本発明によるタイムチャートを示す図であ
る。ＡないしＦ…I/O装置、P1ないしP8…ポート、20aと20b
…メモリ、100…アドレス／データ・バスの低側、110…
アドレス／データ・バスの高側、120…コントロール・
ライン、130…バス・トランシーバ、200…I/Oバスの低
側、210…I/Oバスの高側、300…内部バス優先制御回
路。

Claims

【特許請求の範囲】

【請求項１】コントロール・ライン（120）、ｍビット
幅の高側のアドレス／データ・バス（110）及びｍビッ
ト幅の低側のアドレス／データ・バス（100）より成る
バスと、 I/Oバス（200,210）と、 I/Oバス（200,210）に接続された複数のI/O装置（A,B,
C,…）と、上記バスとI/O装置との間のデータ転送を制御する複数
のポート（P1,P2,P3…）と、上記コントロール・ライン（120）に接続された優先制
御回路（300）とを具備し、上記各ポートは、バス使用に対する優先レベル情報（LVA,LVB）、高側／
低側のアドレス／データ・バスの何れを使用するかを示
す使用バス指定情報（UPS）、入力／出力の何れである
かを示す情報（OUT）を保持する動作モード保持手段
（１）と、一側が高側のアドレス／データ・バス（110）に接続／
切断可能であり、他側がI/Oバスに接続された高側の双
方向性データ・バッファ（500a）と、一側が低側のアド
レス／データ・バス（100）に接続／切断可能であり、
他側がI/Oバスに接続された低側の双方向性データ・バ
ッファ（500b）と、アドレス情報の更新、高側のアドレス／データ・バス
（110）もしくは低側のアドレス／データ・バス（100）
へのアドレス情報の送出、高側の双方向性データ・バッ
ファ（500a）もしくは低側の双方向性データ・バッファ
（500b）の制御を行うDMAシーケンサ（600）と、 I/O装置からバス使用要求（BRQ）が送られて来た時に動
作モード保持手段（１）によって定まる優先レベル情報
および高低情報を持つ内部バス使用要求（BR1U,BR2U,
…,BR1L,BR2L,…）をコントロール・ライン（120）に送
出すると共に、動作モード保持手段（１）によって定ま
る優先レベル情報および高低情報を持つ内部バス使用許
可（BA1U,BA2U,…,BA1L,BA2L,…）がコントロール・ラ
イン（120）を介して送られてきた時にバス使用許可（B
AV）をI/O装置に送るアクセス制御回路（400）とを具備し、優先制御回路（300）は、 2mビット転送か或いはｍビット転送かを示す情報を各優
先レベル毎に持つ優先制御モード保持手段（320）と、低側内部バス使用要求（BR1L,BR2L,…）に基づいて、複
数個の低側内部バス使用許可（BA1L,BA2L,…）の中の１
個をオンとする低側内部バス優先制御手段（310）と、高側内部バス使用要求（BR1U,BR2U,…）に基づいて、複
数個の高側内部バス使用許可（BA1U,BA2U,…）の中の１
個をオンとする高側内部バス優先制御手段（311）と具備することを特徴とするバス転送制御方式。